[Verilog] X logikk

[fran6]

hallo

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smil" border="0" />Jeg vil gjerne sammenligne en 8-bits adresse-verdien med et 8-bits maske som inneholder x biter.Sammenligning arbeider med casex.Så jeg prøver å gjøre det med:
Code:

wb_addr_i == address_wd2

 

[ADAP]

Den casex og casez uttalelser tillate x annonsen z logikken verdier som skal brukes som "don't care".Derfor sammenligning arbeider her.De siste 3 biter av address_wd2 (8'b11101xxx) er ikke inkludert i sammenligningen.
For === og! == Operatører biter med x og z er inkludert i sammenligningen og må stemme for at resultatet skal bli sant.
Av denne grunn address_wd2 vil aldri være lik med wb_addr_i siden sistnevnte har aldri x.I dette tilfellet må du sammenligne de 5 mest vesentlige biter av adresser og du kan bruke == operatør.