VHDL koden for sanntidsklokke

[mohan_ece]

Jeg trenger VHDL kode for sanntidsklokke. plz sende snart veldig haster.

 

[jearome]

en klokke? en krystall oscillator er ok

 

[jimmy_tag]

Sjekk dette ut, har jeg postet den på bloggen min. sin helt synthesizable. Du kan også sjekke sin video. koder: Synthesizable RTC i VHDL [/url]

 

[vipinlal]

Se om dette hjelper: [url = http://vhdlguru.blogspot.com/2010/03/digital-clock-in-vhdl.html] VHDL koding tips og triks: Digital klokke i VHDL [/url] Koden har Følgende utganger, sekunder, minutter og timer.Den innspill klokke er 100MHz. men koden kan enkelt endres for noen annen frekvens.

 

[permute]

Kanskje du glemte å simulere den? Den sekunder / minutter vil telle 58 59 60 1 istedenfor 58 59 0 1. Jeg tror du mente å bruke variabler og blokkering oppgaver, men benyttet signaler og ikke-blokkerende assingments.

 

[vipinlal]

permute, jeg er enig. Det er en liten feil der. Vil endre det snart. takk.

 

[permute]

Det er en av mine viktigste klager VHDL - "variabler" ikke har nonblocking tildeler, og signaler kan ikke bli erklært lokale for en prosess. Den viktigste stasjonen for variabler er simulering ytelse, men mangelen på nonblocking tildeler betyr at det er location-avhengighet av de oppgaver som ikke eksisterer for signaler / porter. Den irriterende fordi variabler med blokkering tildeler bære en masse irriterende fangster når det brukes riktig å antyde enkel logikk, og vil uhell antyde kompleks logikk når utbygger gjør feil. Slikt er ikke en syntaksfeil eller DRC problemet. Alternativet er å forgo variabler og akseptere lavere simulering ytelse (og få lesbar kode der dens klart hva koden infers ved et enkelt øyekast). Jeg har sett diverse koding "standarder". De som er fokusert på gjenbruk vil understreke aldri bruker variabler (inne prosesser), som det er problemer med behovet for å blande blokkering / ikke-blokkerende stedfortredere. Ones fokusert på simulering vil fokusere på kun å bruke variabler som sådan kan gi ytelse fordeler (i form av sim).

 

[FvM]

Det er en liten feil der. Vil endre det snart.

Ikke en liten feil. Telleren bærer Logikken er helt erronous.

 prosess (clk) - periode på CLK er 1 sekund. begynne if (clk'event og clk = '1 ') så sek

 

[vipinlal]

Jeg er enig, fvm. Vennligst sjekk endret koden: [url = http://vhdlguru.blogspot.com/2010/03/digital-clock-in-vhdl.html] VHDL koding tips og triks: Digital klokke i VHDL [/url]

 

[jimmy_tag]

Sjekk ut dette, har jeg postet den på bloggen min. sin helt synthesizable. Du kan også sjekke sin video. koder: Synthesizable RTC i VHDL [/url]

Sjekk ut min oppdaterte kode for RTC med manuell hr og min satt. [URL = "http://jimmy-embedded-cn-vhdl.blogspot.com/2011/01/rtc-on-fpga-with-manual-set.html"] VHDL KODER: RTC med manuell hr og min satt [ / URL]