VHDL tilordner statement feil

[karvin89]

Hei,
Følgende uttalelse ikke analysere.

Code:

RGB_OUT_local <= video_ram (conv_integer (conv_integer (vecHcount_640_60) (176 * conv_integer (vecVcount_640_60))))når ((vecHcount_640_60 <176) & & (vecVcount_640_60 <144)) else (andre => '0 ');

 

[mo.khairy.mo]

prøve detteCode:

hvis vecHcount_640_60 (<176) then

hvis vecVcount_640_60 (<144) then

RGB_OUT_local <= video_ram (conv_integer (conv_integer (vecHcount_640_60) (176 * conv_integer (vecVcount_640_60))))

end if;

ellers

(andre => '0 ');

end if;

 

[Fvm]

Når du skriver VHDL, bør du følge VHDL syntaks og bruk VHDL operatører ...isn't a VHDL defined operator.

& &
Er ikke en VHDL definert operatør.

.

VHDL sier og.

 

[karvin89]

Jeg prøvde fvm forslag og brukt "AND" og den arbeidet.Jeg er ny på VHDL og krysset over fra Verilog.

Jeg lurer på om mo.khairy.mo 's spissen, vil arbeide utenfor prosessen () blokk.Its a 25 min samle så har ikke prøvd den ennå.Men takk allikevel guys.

 

[Fvm]

En VHDL hurtigreferanse presiserer at det ikke kan arbeide.

For å teste syntaks detaljer, trenger du ikke å kompilere en full design.

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />