VHDL tilsvarende for Verilog readmemb?

[deepa1206]

Hei Kunne noen fortelle meg hva det VHDL tilsvarende "$ readmemb" (i Verilog) ville bli?

Takk

 

[pini_1]

Du må skrive av yiurself.
Hvis du trenger et minne modell: et karrig minne modell ... ta en titt på
http://bknpk.no-ip.biz/my_web/IP_STACK/sram_sparse_vhdl.html

 

[deepa1206]

Takk for ditt svar.Jeg vil lese en. Txt-fil og legge innholdet i en ROM / RAM.Kan jeg lage denne prosedyren synthesizable?

Vennligst gi meg beskjed.

 

[ljxpjpjljx]

Jeg tror denne prosessen kan ikke syntetiseres!