VHDL & Verilog

[yut]

Hva er de forskjellige av disse 2 språk?
Hvis jeg vil begynne som språk, Tror du det er bra for meg.

 

[sp]

velge hvilken du er fortsatt det samme ...u gjør det digitale systemet design ...sette tht i tankene n begge språk for å skrive ut den samme maskinvaren ....

lære grunnleggende digitale logikk / system riktig ...nu vil hav no prob om hvilke språk som skal brukes ...

jeg lære VHDL ...det er superb, men andre sier Verilog ...u see ...hahhaha

sammenligning / preferanse på denne 2 er ikke lov her som det er for mange innlegg på denne saken allerede ...det er en klebrig for 2 Språk sammenligning i CPLD / FPGA delen ..

lykke til ...

my regards,
sp

 

[nafaiz]

Verilog er enklere å programmere, men VHDL jeg tror er anerkjent bedre.betyr at hvis u gjør programmering i Verilog og VHDL vil VHDL bli verdsatt mer.

 

[Anjali]

hva sp sier er riktig.viktigste er designet.u kan descrobe at i Verilog eller VHDL.

og alle frontend og backend verktøy støtter begge.

 

[bronzefury]

Gå for Verilog og SystemVerilog for Designers.

 

[Summer.Xia]

Jeg elsker vrilog som synes C-språk.

 

[nani_1981]

Hei,
Verilog Det er enkelt å lære og kode design og men på noen kritiske komplekse konstruksjoner skrive kode i Verilog er hardere der som VHDL er litt vanskelig å lære, men koding vil bli lett på ethvert nivå.

ha det.

 

[desaipa]

Hiiiiii,
Ikke bli forvirret 1ste bestemme i hvilket språk u ønsker å gjøre ur arbeid.
Men jeg tror VHDL er litt enklere enn Verilog å gjøre arbeid.
U kan få så mange tutorials på nettet.
U kan lage nesten alle kretser og simuleringer i VHDL.
Men gjør noe som helst ur egen interesse.

PD

 

[trilogi]

bruker VHDL kan man nøyaktig modell maskinvaren oppførsel, siden VHDL contructs har meget bred anvendelse i forhold til Verilog contructs.

 

[Naveen Reddy]

Verilog and VHDL er de to mest bransjestandarden språkene som brukes for øyeblikket

begge språkene har der egne styrker og evner
å starte med Verilog er bra fordi det ligner på C-språk
Hvis du vet c språk vil du føle Verilog veldig enkelt.

VHDL er litt vanskelig, men har sine egne fordeler

 

[Anjali]

Verilog er lett å lære og brukes på industri nivå.

VHDL skal på en systematisk måte.Og mest brukt på reserch nivå som den har mer enn konstruerer Verilog.så maskinvare modellering vil være nøyaktig.men komplisert å lære.

i industrien begge 50/50 behandling.