VHDL, Verilog

[Charlie.za]

Hei.<img src="http://www.edaboard.com/images/smiles/icon_arrow.gif" alt="Arrow" border="0" />

Hva er forskjellen mellom VHDL 87 og VHDL 93?<img src="http://www.edaboard.com/images/smiles/icon_arrow.gif" alt="Arrow" border="0" />

Jeg vil lære Verilog språk.Noen som kan foreslå meg å starte og fordeler med hensyn VHDL?

Takk

 

[zanov]

Charlie.za wrote:

Hei.

<img src="http://www.edaboard.com/images/smiles/icon_arrow.gif" alt="Arrow" border="0" /> Hva er forskjellen mellom VHDL 87 og VHDL 93?

<img src="http://www.edaboard.com/images/smiles/icon_arrow.gif" alt="Arrow" border="0" /> Jeg vil lære Verilog språk.
Noen som kan foreslå meg å starte og fordeler med hensyn VHDL?Takk

 

[wadaye]

VHDL er ada-like og VERILOG er C-like, så de har meny forskjellen

fra Lanuage visning.

Men begge er HDL, så deres objekt samme, og du bør ha

planlegge porten netlist når du koding din design av RTL.

 

[zanov]

Det er et verktøy godt for nybegynnere som gjør oversettelse mellom dem jeg synes det er noe bra for enkle programmer
http://www.x-tekcorp.com/xhdl3.htm

 

[saberbf]

verilog er enklere enn VHDL,
det
er et C-lignende HDL språk,
du nyter sin enkelhet.

 

[Daneshgar]

is the VHSIC Hardware Description Language.

VHDL
er VHSIC Hardware Beskrivelse Språk.VHSIC er en forkortelse for Very High Speed Integrated Circuit.Det kan beskrive atferd og struktur i elektroniske systemer, men er spesielt egnet som et språk for å beskrive strukturen og atferden til digital elektronisk hardware design, for eksempel ASICS og FPGAs samt konvensjonelle digitale kretser.

VHDL er en notasjon, og er nøyaktig og fullstendig definert av Språk Reference Manual (LRM).Dette setter VHDL fra andre maskinvare beskrivelse språk, som til en viss grad er definert i en ad hoc måte ved oppførselen av verktøy som bruker dem.VHDL er en internasjonal standard, reguleres av IEEE.Definisjonen av språket er ikke-proprietær.

VHDL er ikke informasjon som modell, et databaseskjema, en simulator, et programvaresett eller en metode!Men en metode og et programvaresett som er avgjørende for en effektiv bruk av VHDL.

Simulering og syntese er de to viktigste typer verktøy som opererer på VHDL språket.Språklinjen Reference Manual ikke definere en simulator, men entydig definerer hva hver simulator må gjøre i hver del av språket.

VHDL ikke constrain brukeren til en smak av beskrivelsen.VHDL lar design å bli beskrevet som bruker enhver metode - toppen ned, nedenfra og opp, eller midt ut!VHDL kan brukes til å beskrive maskinvare på gate eller i en mer abstrakt måte.Vellykket høy design krever et språk, et verktøy, og en egnet metode.VHDL er språket, velger du Verktøy og metodikken ...Vel, jeg antar det
er der Doulos komme på ligningen!
is a Hardware Description Language; a textual format for describing electronic circuits and systems.

Verilog
er en maskinvare Beskrivelse Språk; en tekstlig format for å beskrive elektroniske kretser og systemer.Anvendt til elektronisk design, Verilog er tenkt benyttet for bekreftelse gjennom simulering, for timing, for test analyse (testability analyse og feil gradering) og på logikk syntese.

Den Verilog HDL er en IEEE standard - nummer 1364.Standarden dokumentet kalles Språk Reference Manual eller LRM.Dette er den komplette autoritativ definisjon av Verilog HDL.

IEEE Std 1364 også definerer Programming Language Interface, eller PLI.Dette er en samling av programvare rutiner som tillater en bidirectional grensesnittet mellom Verilog og andre språk (vanligvis C).

En viktig merknad: Må ikke forveksles Verilog HDL med Verilog-XL-familien av simulatoren.På midten av-80's, Gateway Design Automation utviklet en logikk simulator, Verilog-XL, for å simulere design beskrevet bruke proprietære Verilog HDL.Cadence har siden kjøpte Gateway og beholdt den Verilog-XL simulator, men språket, Verilog HDL, er nå vedlikeholdes av Open Verilog International (OVI).Mer om Verilog historie i neste Backgrounder artikkelen.I alle sidene på dette nettstedet, når vi refererer til Verilog, mener vi HDL ikke simulator.

I dag er det ett og bare ett Verilog HDL.Det er nå mange Verilog-relaterte EDA verktøy: formelle bekreftelsen verktøy, sykle-baserte simulatorer, logikk synthesisers, tidspunkt analysers og ESDA design oppføring verktøy med Verilog støtte.Det er selvfølgelig litt forskjeller mellom disse verktøyene i aspekter ved Verilog HDL som støttes.Ikke alle simulatorer støtter fullt Verilog HDL, for eksempel.

Endelig VHDL er en forkortelse for Verilog HDL - Verilog og VHDL er to forskjellige HDLs.De har flere likheter enn forskjeller imidlertid.

 

[sonal]

VHDL ble opprinnelig utviklet ved behest av det amerikanske forsvarsdepartementet for å dokumentere atferden av ASICS som leverandør Selskapene ble inkludert i utstyr.Det vil si at VHDL ble utviklet som et alternativ til store, komplekse manualer som var gjenstand for gjennomføring-spesifikke detaljer.

Tanken om å kunne simulere denne dokumentasjonen var så åpenbart attraktivt at logikken simulatorene ble utviklet som kunne lese VHDL filer.Det neste trinnet var utviklingen av logikk syntese verktøy som leser VHDL og output en definisjon av den fysiske gjennomføringen av krets.Moderne syntese verktøy kan pakke RAM, teller, og regning blokker av kode og implementere dem i henhold til hva brukeren angir.Dermed samme VHDL kode kan synthesized annerledes etter laveste pris, høyeste makt effektivitet, høyeste hastighet, eller andre krav.

VHDL låner tungt fra Ada (programmeringsspråk) i både begreper (for eksempel den slice notasjon for indeksering del av en endimensjonal array) og syntaks.VHDL har konstruerer å håndtere parallellisme iboende i maskinvare design, men disse konstruerer (prosesser) ulik syntaks fra parallell konstruerer i Ada (oppgaver).Som Ada, VHDL sterkeste-skrevet og mellom store og små bokstaver.Det er mange funksjoner i VHDL som ikke finnes i Ada, som et utvidet sett av boolske operatorer inkludert nog og heller ikke, for å representere direkte operasjoner som er vanlig i maskinvaren.VHDL også lar arrays skal indekseres i begge retninger (stigende eller synkende) fordi begge konvensjoner brukes i maskinvare, mens Ada (som de fleste programmeringsspråk) gir stigende indeksering bare.Grunnen til likheten mellom de to språkene, er at det amerikanske forsvarsdepartementet kreves så mye som mulig av syntaksen å være basert på Ada, for å unngå re-inventing konsepter som allerede hadde blitt grundig testet i utviklingen av Ada.

Den opprinnelige versjonen av VHDL, designet til IEEE standard 1076-1987, inkludert et stort utvalg av datatyper, inkludert numerisk (heltall og reelle), logiske (bits og boolean), tegnet og tid, pluss arrays av bit kalles bit_vector og karakter kalt string.

En problemet ikke løses av denne utgaven, derimot, var "multi-verdsatt logikk", der et signal køyring styrke (ingen, svak eller sterk) og ukjente verdier er også vurdert.Dette kreves IEEE standard 1164, som definerte 9-verdi logikk typer: scalar std_ulogic og vektor versjon std_ulogic_vector.

Den andre utgaven av IEEE 1076, i 1993, gjort syntaksen mer konsekvent, tillates mer fleksibilitet på å navngi, utvidet tegn til at ISO-8859-1 utskrivbare tegn, legges det xnor operatør, etc.

Mindre endringer i standarden (2000 og 2002) lagt ideen om beskyttet typer (tilsvarende begrepet klasse i C ) og fjernet noen restriksjoner fra port mapping regler.

I tillegg til IEEE standard 1164, flere barn standarder ble innført for å utvide funksjonaliteten i språket.IEEE standard 1076,2 lagt bedre håndtering av reelle og komplekse datatyper.IEEE standard 1076,3 innført signerte og usignerte typer for å forenkle arithmetical operasjoner på vektorer.IEEE standard 1076,1 (kjent som VHDL-AMS) forutsatt analog og blandet signal circuit design utvidelser.

Noen andre standarder støtte omfattende bruk av VHDL, spesielt VITAL (VHDL Initiative Mot ASIC Nettbiblioteker) og microwave circuit design utvidelser.

I juni 2006 VHDL Technical Committee of Accellera (delegert av IEEE for å jobbe med neste oppdatering av standarden) godkjent såkalte Draft 3.0 av VHDL-2006.Samtidig opprettholde full kompatibilitet med eldre versjoner,
er dette foreslått standard gir utallige utvidelser som gjør skriving og håndtere VHDL kode enklere.Key endringer omfatter innlemmelse av barnet standarder (1164, 1076.2, 1076,3) til hovedvinduet 1076-standard, et utvidet sett av operatører, mer fleksible syntaks av "case" og "generere 'uttalelser, innlemmelse av VHPI (grensesnitt til C / C språk) og en undergruppe av PSL (Property Specification Language).Disse endringene vil forbedre kvaliteten på synthesizable VHDL kode, gjør testbenches mer fleksible, og tillate videre bruk av VHDL for system-level beskrivelser.

 

[The Joy of Electronics]

Vel ...Jeg foreslår at u studie VHDL.Sine blir mer og mer utbredt i disse dager.Som ur første spørsmålet ble besvart riktig, jeg wont gjenta dem.