VHDL

[JK666]

Hei,

Jeg har en VHDL question.Who kan hjelpe meg å løse dette spørsmålet?
Jeg vil sette pris you.Thank deg.For følgende VHDL kildekode, med hensyn til når andre leddet i saken uttalelse, svare på følgende:
1a.For simulering av denne modellen, er au_ resultatet <= a b operasjon den beste strategien?Forklar?
1b.For syntese av denne modellen, er au_ resultatet <= a b operasjon den beste strategien?Forklar?library IEEE;
Bruk IEEE.std_ logic_ 1164.all;
Bruk IEEE.NUMERIC_ std.alle;

enhet au32 er
port (
a: i usignerte (31 downto 0); - Operand A
b: in usignerte (31 downto 0); - Operand B
opcode: i usignerte (1 downto 0); - opcode
au_ resultat: out unsigned (31 downto 0) - aritmetisk enhet resultat
);
end enhet au32;

arkitektur RTL av au32 er
begynne
au32_ proc:
prosess (a, b, opcode) er
begynne
case opcode er
når "00" => au_ resultat <= a b;
når "01" => au_ resultat <= a - b;
når "10" => au_ resultat <= a 1;
når "11" => au_ resultat <= b 1;
når andre => au_ resultat <= a b;
end case;
end process;
end architecture;

 

[masai_mara]

For når andre tilfelle du egentlig ikke trenger noen oppdrag som du har stått for alle mulige gyldige saker for en to bits signal.du kan bare nevne "null" eller "X's" der.Dette modeller maskinvaren riktig, og også gi riktig oppførsel for simulering, siden du ikke egentlig ønsker dessuten å bli gjort når du ikke har en passende verdi på opcode din rett.
husk at simulering oppførsel skal samsvare forventet maskinvare atferd, men i dette tilfellet "når andre" case pleide faktisk oppstå i maskinvare, så du modellen det å gi deg noen indikasjon på feil i å tvinge verdier til opcode inngang.

håper dette hjelper.