wire forsinkelse versus celle forsinkelse, hvordan man skal vurdere?

[Jifeng.Cui]

Som vi alle vet, ville ledningen forsinkelsen bidra mer til bane forsinkelsen som teknologier krype ned, for eksempel 45nm node.Men hvordan man skal vurdere den før ekte design?Jeg vet at vi kunne layout liten krets for å se forsinkelsen prosent, hvis vi ønsker å sammenligne wire forsinkelse i to teknologiene som 90nm og 45nm, hva kan vi gjøre for å gjenspeile den virkelige saken, som, krets topologi (hva krets) ?kjøre styrke, wire nivå (hvor mange metal lag vi bruker i dette eksempelet) og ledningen lengden .........
Har noen har forslag?Eller eventuelle tidligere arbeid som jeg kan henvisning til?<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Gråter eller Veldig trist" border="0" />

 

[onlymusic16]

Det er i utgangspunktet n rekke løsninger, dens opp til deg å bestemme hvilken du ønsker å følge.

Går fra 90nm til 45nm, må du kontrollere før du kjører simuleringer på at du faktisk regne forsinkelsen forskjellen bare på grunn av ledninger og ikke på grunn av andre teknologiske faktorer.Forberede et oppsett for det samme.

Hvis du ikke lyst til å gjøre dette på egenhånd, let me know.Jeg vil gi den komplette løsningen, men du lærer bare når du tenker og prøve å gjøre selv.

Skål!

 

[ljxpjpjljx]

Nå Fysisk Compiler kan løse dette problemet!

 

[Jifeng.Cui]

Til onlymusic16:
Ja, den vanskelige delen hvor å ta ut unødvendige faktor.I mitt sinn, jeg må ty til ringen oscillator wi / wo interconnect med minimum regelen.Men jeg vet ikke om dette vil gjenspeile den virkelige saken.
"n løsninger" skremte meg ~ ~, jeg er god til enheten, men ikke så god på krets,

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smil" border="0" />Hvis du har gode forslag, pls dele med meg, mange takk!Lagt etter 3 minutter:Hei, ljxpjpjljx
Ytterligere informasjon om fysisk Compiler å vurdere wire forsinkelsen?Mener du opp en test krets ved hjelp av PC og sjekker forsinkelsen prosenten?

takk,