Xilinx FPGA post simulering

[nemolee]

Dear Sir,

Jeg har spørsmål om spartanske 3A FPGA post simulering.
Kan jeg tror resultatet av FPGA postsim?
Jeg sjekke postsim kurveform og finne en celle (XBUF) satt inn av PAR verktøyet mellom produksjon PAD og den nyeste FF.Dette XBUF ventes ikke.
Og celle forsinkelsen er så stor.
Hvordan skal jeg gjøre for å slette denne XBUF?
Mange takk.

 

[echo47]

The post-rutesimuleringen er vanligvis svært nøyaktig.

Jeg har aldri hørt om en XBUF.

Prøv å åpne omringet brikken i FPGA Editor, og undersøke effekten puten å se nøyaktig hva som skjedde.

Kanskje du bare trenger å bruke "IOB alternativet eller tvang.Den lar en utgang flopp å bli plassert i en IOB.Det kan imidlertid hende at ikke fungere godt hvis floppen produksjon strømmer tilbake til design.

 

[lubee]

Først bør du sjekke hvilke regler som tillater en produksjon flopp å bli plassert i en IOB og sjekk om ditt design overholder disse reglene.

Og så, kanskje du kan endre attributtene av utganger noen som kan redusere tidsforsinkelse.

lykke til!

 

[nemolee]

Takk alle.
Jeg prøvde å sette begrensninger for å utforme min.
Og en god ting skjedde.
Din mening er nyttig for meg.