Xilinx ISE 6,3 Verilog-simulering problem

[Big Boy]

Jeg har et problem å simulere Post-Map Simulation Model med ISE 6.3.

Jeg har en Verilog kildekoden som består av 2 filer (en enkel modul og en test benk).

Min modul filen inneholder en modul med porter definert som

modul mux4_to_1 (ut, i0, i1, i2, i3, s1, S0);

Og fra testbench filen, instantiate jeg mux4_to_1 som

mux4_to_1 mymux (output, IN0, IN1, IN2, IN3, S1, S0);

Kildene er riktige, og lavere nivå av simuleringene fungere riktig.ISE generere den aktuelle modellen filer (. V, ...) og ringe simulator (ModelSim).Men når jeg kommer til å simulere Post Kart, ISE generere innlegget kartet simuleringsmodell, og kaller ModelSim, men ModelSim klager havner feil.

Ser på det genererte filene, jeg tydelig se problemet.Portene er invertert.

Her er den genererte modellene 'modul' erklæringer:

Post-Oversett:
modul mux4_to_1 (
ut, i0, i1, i2, i3, S0, S1
);

Post-Map:
modul mux4_to_1 (
s1, S0, i3, I2, I1, i0, ut
);

Her ser du at havnene listen er invertert.Siden modulen er startes ved å passere porten listen etter bestilling, portene får miss-tilkoblet.

Noen som har dette problemet, og vet hva jeg kan gjøre (bortsett fra å spesifisere portene ved navn)?

 

[Big Boy]

Anyone?