Xilinx ISE WebPack 9.1i 3 sp, gated klokke advarsel

[cyboman]

Jeg er ny på digital design og ikke vet de verktøyene som godt. Jeg bruker en nexys 2 FPGA og Xilinx ISE WebPack 9.1i sp 3 for syntese og gjennomføring. Jeg har kodet en enkel johnson teller, men etter innføringen fikk jeg følgende advarsel:

Opprettet netgen log file 'time_sim.nlf'. Utfører C: \\ Xilinx91i \\ bin \\ nt \\ bitgen.exe-intstyle Ise-f "johnson_counter_top.ut" "johnson_counter_top.ncd" "johnson_counter_top" "johnson_counter_top.pcf" PhysDesignRules: 372 - Gated klokke. Clock netto clk_out er hentet fra en kombinatorisk pin. Dette er ikke god design praksis. Bruk CE pin å kontrollere lasting av data inn i flip-flop. Implementering ver1-> rev1: 0 error (s), en advarsel (s) Gjennomføring endte med advarsel (s).

utformingen synes å bli arbeider, men jeg fremdeles ønsker å vite hva betyr advarselen. kan noen forklare hva betyr det og hvordan kan jeg fikse denne advarselen. noen hjelp og innsikt blir verdsatt.

 

[vipinlal]

Kan du legge inn koden? - Vipin http://vhdlguru.blogspot.com/

 

[cyboman]

her er det

 modul johnson_counter_top (input ledning [03:03] btn, inngang ledning mclk, inngang ledning [04:00] sw, output ledning [07:00] ld), ledning clk_out;. clkdiv # (COUNTER_WIDTH ( 24), INDEX_WIDTH (5)) u0 (reset (btn [03:03]), clk (mclk), index (sw), clk_out (clk_out));..... johnson_counter # (N (8)). u1 (clk (clk_out), reset (btn [03:03]), q (ld)...); endmodule modul clkdiv # (parameter COUNTER_WIDTH = 24, parameter INDEX_WIDTH = 5) (utgang ledning clk_out, inngang ledning CLK, inngang ledning reset, inngang ledning [INDEX_WIDTH-1: 0] index); reg [COUNTER_WIDTH-1: 0] teller; / / binær teller alltid @ (posedge clk eller posedge reset) begynne if (reset == 1) begynner counter

 

[dilinx]

Hei cyboman, The advarsel i seg selv forteller om problem og løsning. I FPGA for å unngå Tidsmessige problem klokke routing er gitt et særskilt omsorg ... Du kan ikke la klokke å gå i data banen. Dette vil gi en advarsel .... Dont gate klokken, hvis det er nødvendig, bruk FPGA klokke ressurser (BUFGCTRL, BUFGCE etc)

 

[vipinlal]

Nylig har jeg sett denne typen koden her: http://www.sunburst-design.com/papers/CummingsSNUG2003Boston_Resets.pdf Bare gå gjennom pdf.They har forklart hvordan koden din kommer til å få syntetisert under denne tilstanden og hvordan å unngå slike design. - Vipin http://vhdlguru.blogspot.com/

 

[dilinx]

Hei cyboman, Ved å se på ur design er det klart at "clkdiv" modul av ur design vil bli gjennomført ved hjelp av LUT og FFS .... som betyr "clk_out" går i data path .... For å unngå dette bruker DCM eller PLL for "clkdiv" modul .....

 

[cyboman]

dilinx jeg virkelig setter pris på hjelp, men det er et mindre problem. Jeg er virkelig ny på digital design og FPGA generelt. Jeg er så ny på det at selv når jeg leser tutorials jeg ikke forstår dem. Jeg vil sette pris på om du kunne hjelpe i å implementere din forslaget. Hvordan kan jeg bruke DCM eller PLL for clkdiv modul? det vil også hjelpe å vite hva DCM er? (Jeg tror jeg vet hva PLL er, fase låst loop). noen hjelp er verdsatt ps. Jeg vet at det kan være upassende å stille spørsmål som gruve på fora som disse, men jeg, som de sier, en noob. jeg virkelig ønsker å lære, dessverre Men jeg har ingen i nærheten av å lære meg eller be om hjelp.

 

[dilinx]

PLL eller DCM, kan u costomize dem i coregen og instantiate den i topp modul (i stedet for "clkdiv" modul )..... for mer informasjon om DCM og PLL gå gjennom Xilinx FPGA brukerhåndbok ..... hvis u er i tvil la meg vite .....