Xilinx8.2 feil i Place & RouteSimulationModel-60p belønning

[icecream]

Jeg er ny innen FPGA design - Jeg er ikke veldig interessert i det, men vi har det på ett obligatorisk emne på college.Nedenfor er koden min VHDL program.Behavioral simuleringer fungerer godt, legger sted og rute simuleringsmodell ble generert korrekt, men når jeg lage test-benk bølgeform for innlegg sted og rutesimuleringen og vil simulere den, fikk jeg denne feilmeldingen:FEIL: Simulator: 29 - ved 0 ns: Finner ikke hierarkisk navn\ Y <1> / OUTPUT/OTCLK1INV.I tillegg til denne feilen, inneholder Synthesis Report to varselskudd msg's:ADVARSEL: Xst: 737 - Found 4-bits sperren for signal <y>.ADVARSEL: Xst: 737 - Fant 1-bit sperren for signal <init>.code of program:
Code:library IEEE;

bruk IEEE.STD_LOGIC_1164.ALL;

bruk IEEE.STD_LOGIC_ARITH.ALL;

bruk IEEE.STD_LOGIC_UNSIGNED.ALL;enhet ZADANIE er

Port (clk, stoppe, restarte: in std_logic;

Y: out std_logic_vector (3 downto 0): = "0000";

Z: out std_logic_vector (1 downto 0): = "00");

end ZADANIE;architecture struct of ZADANIE erbegynner pocitanie: process (clk, stoppe, restarte)variabel c: integer range 0 til 15;

variabel init: std_logic;

variabel overflow: integer range 0-3;begynne

if (reset = '1 ') then

init: = '0 ';

c: = 0;

overflow: = 0;

Y <= "0000";

Z <= "00";

elsif (stopp = '1 'and init = '0') then

init: = '1 ';

hvis c <= 1 og deretter

y <= "0000";

ellers

c: = (c-2);

Y <= conv_std_logic_vector (c, 4);

end if;

elsif (clk = '1 'and clk'event og init = '0') then

hvis c = 15 da

c: = 0;

overflow: = (overflow 1);

end if;

c: = (c 1);

Z <= conv_std_logic_vector (overflow, 2);

end if;

end process;end struct;

 

[master.ro]

Hallo!
Kanskje er det bedre å fortelle oss hva du vil gjøre.
Hva kina av maskinen vil du iverksette?
Du er fra Romania?

 

[icecream]

Hovedfunksjonen er allerede beskrevet i tidligere innlegg.Krets er følsom på clk'event.Innganger og utganger er lett lesbare fra programmet.Variabel "c" er økes etter hvert clk'event, "overflow" er økes etter c = 15."init" er satt etter stoppsignal kommer, for å hindre ytterligere teller.Før krets passere signalet til output "Y", fra den faktiske verdien "C" er telle antall "2".Så Y = c-2.Jeg vet ikke nå, hva annet du trenger?
Problemet er løst ut