Clock gating av registrene bankene i et design

[vahid_roostaie]

Jeg ønsker å gate på klokken til register bredden av designe min. Som du kanskje vet finnes det et alternativ som heter: sequential_cell i set_clock_gating_style kommandoen. Jeg ønsker ikke å bruke "lås" som etterfølgende celle, men fordi noen av de øverste nivå inngangene av design innflytelse på så mange registrere banker gir signaler slik at DC ikke kunne sette inn klokke gatinf logikk for dem og utsteder følgende svar: .? "kombinatoriske sti fra inngangsport til FF hvordan kan jeg sette inn klokke gating uten å bruke sperren som etterfølgende celle er det noen måte å gjøre DC å ignorere virkningen av det øverste nivået innganger på bygge enable signal av registeret bankene FYI? mine topp nivå innganger har lav overgangen og bare velger virkemåte av chip.

 

[gliss]

Interessant. Hvorfor kan du ikke bruke en AND port til å kontrollere klokke signal til en modul eller register?

 

[shrxixi]

Jeg har sett så mange utførelser med og eller NAND brukes som gating celle. hva er eksakt advarsel / feil du se?

 

[sumit_techkgp]

Det bør ikke være noe problem!. Kan du vennligst lo ur utforming skikkelig før syntese Sumit

 

[eternal_nan]

Du kan sikkert bruke AND porter i stedet for integrert klokke gating låsene men klokka gating setup / holde timing fra flopp som lanserer enable signal til AND porten må være oppfylt, og dette må gjøres eksplisitt sjekkes i timing. Hvis du bruker en integrert klokke gating celle, er at spesielt timing buen møtt av design.

 

[quan228228]

[Quote = vahid_roostaie] hvordan kan jeg sette inn klokke gating uten å bruke sperren som etterfølgende celle? [/Quote] Sette klokke gating uten sperren, bruk kommando som under: set_clock_gating_style-sequential_cell ingen [quote = vahid_roostaie] er det noen måte å gjøre DC å ignorere virkningen av det øverste nivået innganger på bygge enable signal av registeret banker? [/Quote] Nei Strøm kompilatoren ignorere at signalet generert fra innganger. quan228228