design problemer i 74ls74 ved Verilog

[MRFGUY]

Hei, jeg bare begynne å lære HDL og velger å studere Verilog. Jeg prøver å skrive D-FF (74ls74), men den viser noen feil. Jeg har sett noen D-FF eksempel, men de gjorde ikke inkludere forhåndsinnstilt og tydelig. Hva galt med programmet mitt? Vennligst hjelp meg. Mange takk. Følgende er mitt program ved hjelp av Xilinx [color = blue] modul dffpc (d, q, forhåndsinnstilte, klare, clk), inngang D, forhåndsinnstilt, klar, CLK, utdata q; reg q; alltid @ (posedge clk eller posedge klar eller posedge forhåndsinnstilt) begynne if (forhåndsinnstilt) begynne if (klar) q

 

[nand_gates]

Du må endre ur kode som følger ... Både asynkron sett og reset skal håndteres på denne måten ... Her i denne koden forhåndsinnstilte har prioritet over reset ...

 modul dffpc (d, q, forhåndsinnstilte, klare, clk), inngang D, forhåndsinnstilt, klar, CLK, utdata q; reg q; alltid @ (posedge clk eller posedge klar eller posedge forhåndsinnstilte) begynne if (forhåndsinnstilt) q