digital PLL frekvens med FPGA

[jadedfox]

I et design av digital-PLL bruke FPGA, er det frekvensen oppnådd for drift?

 

[FvM]

Hva slags PLL er du tenkt? De fleste FPGA har dedikert PLLs for klokke syntese. Disse er analog PLLs genererer en ren, lav jitter klokke, opp til 0,5 eller 1 GHz vanligvis. En ADPLL (alle digital PLL) er en diskret klokke samplet ved systemklokken, hovedsakelig begrenset av logikk og registrerer hastighet og akseptabel jitter for den genererte klokken. Sample frekvenser opptil flere 100 MHz er mulig med dagens FPGA.

 

[jadedfox]

Jeg prøver å implementere ADPLL i en FPGA .. hva lock rekkevidde kan oppnås ved FPGA implementering