digital plukke calcultion

Ja, dette er mye klart, bortsett fra at du ikke kan gjøre reset = 1 fra innsiden koden -
nullstill innsendes og du kan bare lese den.Det er derfor jeg tatt utgangssignalet jevn - det går til 1 når input verdien er lavere enn plukke verdi flere ganger og stopper krets.Nå, hvis du gjør reset = 1 og 0 i kretsen starter igjen (du kan koble reset og jevn utenfor sjetong).

 
thn jeg trenger for å implementere at hvis min skriving er under ref verdi for 2 min da systemet stopper,, hvordan kan jeg gjøre det,,,?im planlegging å brenne den på spaten3 DSP trener kit,, men im ikke geting tht Hvordan kan jeg grensesnittet ombord ADC og DAC samt Hvordan kan jeg siplay min utgang på LCD skjermen av styret, dersom mine simuleringer fungerer bra thn i vil forsøke å gjøre tht,,

og u sa tht Jeg kan bare lese tilbakestillingen som det i skriving, så hvis jeg får noen signat ved utgangen så sørg nullstille en så jeg kan bruke ytre krets å gjøre tilbakestille 1,,, kan dette b ferdig, ryt?

 
Vel, her er den endelige koden, krets, simulering, og hele prosjektet.
Beklager, men du må logge inn for å vise dette vedlegget

 
kanne u gir meg lite forklaring,,,, slik at jeg en kommer til å vite i detalj,,Lagt etter 2 minutter:i filen u skrevet i 3 deler, og u sa den
3. deler i kretsen basert design,

hva shuld i bruk, og jeg bedt om å brenne den på sparten3 DSP tariner kit, kan du lese mitt siste innlegg, så u kan komme til å vite,

thx for hjelpen

 
Du må bruke alle tre deler - første og andre deler er komponentene, må de kobles sammen til hele enheten - nemlig den tredje delen (det er en strukturell beskrivelse).
Jeg har ikke DSP kit (og ikke vet det), så jeg kan ikke hjelpe deg med det.
Først må du pakke ut prosjektet filen, og åpne den med Ise (project.ise).Inne det du trenger for å åpne filen pick_top.vhd - dette er strukturelle beskrivelse,
dvs. hele enheten.
Hvis du ønsker å simulere det må du starte simulering av tb_pick_top (tb_pick_top_tbw).Du skal motta bildet jeg sendte deg.
Å brenne DSP kit må du lese forklaring og forstå hvordan du skal bruke det (jeg er sikker på at det er noe. Pdf med det som vil hjelpe deg).
HilsenLegges etter 5 minutter:For øvrig, jeg ikke prøver implementering og det er ikke alway mulig å syntetisere og implementere VHDL kode.I slike tilfelle er det helt mulig å være nødvendig at noen endringer i koden må være gjort.Lagt til etter 10 minutter:Vel, jeg synthesized og implemeted det og gjorde innlegg PAR simulering så bra - det ser ut som koden er ok, men du må nøye kontrollere det alene også.

 
Jeg
gjorde ikke fikk ur siste punktet, hva u ønsker å si?

Jeg ser at hvis jeg kan brenne det på sett og Abel til å delta med onboard ADC og DAC,,

btw thx en meget for hjelp, vil jeg prøve å gjøre ytterligere endringer om jeg kan gjøre på det, har jeg til å lete etter ytterligere tillegg på signal som å beregne averag verdi og også å vise den på LCD-skjermen i tillegg asi må se etter reset signal endring, vil jeg prøve det, nvr tankene,,,

thx igjen

 
Første trinn er å skrive inn koden, den andre - simulere å se om du algoritmen er riktig, det tredje - for å syntetisere det (konvertere til RTL primitives), den fjerde - gjennomføringen (sted og rute i valgt chip - i ditt tilfelle -- Xilinx FPGAs).
Etter at du kan gjøre (som et alternativ) innlegg sted og rute simulering - det inkluderer statisk forsinkelser fra sjetong i modellen på enheten, og bruker dem i simuleringen, slik at simuleringen skal være mer "realistiske".
For øvrig, må du innse hva som er klokken ffrequency av DSP bord (det er antagelig 50MHz eller høyere) og bestemme hvor lenge skal de devider (generisk t_per i U1: tmr) og endre verdien til å motta noen perioden nær 2 eller 3 minutter.Si hvis klokke 50MHz, enn klokken perioden 40ns og hvis du legger t_per => 2147483647, enheten vil vente på 2147483647 * 40ns = 85,9 sek.Verdien 2147 ...er det høyeste for heltall i VHDL.Hvis dette ikke er nok kan du endre generisk til STD_LOGIC_VECTOR (31 downto 0), som vil gi om lag 170 sek.Legges etter 5 minutter:Hvordan konvertere en HEX-til-7-segmentet du kan se fra Rediger-> Språk Maler-> VHDL-> Synthesis konstruerer-> Coding Eksempler-> Diverse-> 7-Segment Display Hex Conversion.
Lykke til!

 
Takk, jeg vil se på det,,,Lagt etter 3 minutter:Hee er kit som im hjelp,,, det er å ha 4MHz klokke

http://www.mte-india.com/ProductinfoNew.aspx?ProductId=141&CategoryId=1

 
Med 4MHz (250ns) klokke kan du holde 125 sek.periode i heltall nummer 5E8, så det burde være OK.Lagt etter 1 minutt:Styret ser ganske bra:)

 
yeh det ser bra ut, men jeg må jobbe med det som Hvordan kan jeg bruke onboard ADC DAC samt displayet til å vise meg ut, jeg sett lab manula men ikke riktig skrevet slik at im forvirret i det

 

Welcome to EDABoard.com

Sponsor

Back
Top