Effekten av sensitivitet listen på hardware som genereres i VHDL

[s3034585]

hei kan noen fortelle meg hva er effekten av å fjerne signalene fra følsomheten liste i en VHDL kode. nedenfor er koden for det. utgangspunktet bare signal a er nevnt i sensitvity listen og senere både a og b er nevnt i følsomhet listen. Kan noen fortelle meg diff på c produksjon og maskinvaren som genereres i begge tilfellene. Takket enhet studien er Port (a: i std_logic; b: i std_logic; c: out std_logic); end rettssaken, arkitektur Behavioral av studien er begynner prosess (a) begynne hvis (a = '1 'og b = '0') eller (a = '0 'og b = '1') da c

 

[gnomix]

[Quote = s3034585] hei kan noen fortelle meg hva er effekten av å fjerne signalene fra følsomheten liste i en VHDL kode. nedenfor er koden for det. utgangspunktet bare signal a er nevnt i sensitvity listen og senere både a og b er nevnt i følsomhet listen. Kan noen fortelle meg diff på c produksjon og maskinvaren som genereres i begge tilfellene. Takket enhet studien er Port (a: i std_logic; b: i std_logic; c: out std_logic); end rettssaken, arkitektur Behavioral av studien er begynner prosess (a) begynne hvis (a = '1 'og b = '0') eller (a = '0 'og b = '1') da c

 

[tut]

Utelate noe signal i følsomheten listen i VHDL resultater i simulering / syntese mismatch .. I simuleringen, wont u få ønskede resultater 'coz prosessen wont avtrekkeren når det er en hendelse på de utelatte signal ... MEN alle (les større?) Syntese verktøy ignorere følsomhet listen, så u'll få ønsket hardware .. Tut ..

 

[eltonjohn]

HI .. VHDL er i iboende generelt parallelt språk .. Det er ingen REGISTER logikk primitiver. Im For å kunne bruke språket i en "behavioral" abstraksjon nivå ... Det betyr å bruke den til å spesifisere oppførsel av kretsen over tid må vi "tvinge" sekvensiell uttalelser. I logikk syntese er det en gylden regel implementert av syntese selskapene om hvordan å antyde "REGISTRERT LOGIC". Dette gjøres med prosessen STATEMENTS .. regelen går som dette: prosess som brukes for REGISTRERT LOGIC 1) skrive en prosess som "ikke" inkludere alle inngangene i følsomheten liste 2) bruk incompletly spesifisert "hvis-the-elsif" (vær oppmerksom på elsif her) å antyde at en eller flere signaler MÅ holde sin verdi (dette er KEY) 3) Bruk variabler på en slik måte at de holder sin verdi mellom gjentakelser av prosessen .. -------------------------------------------------- --------------------------- prosess som brukes for kombinatorisk LOGIC 1) Sensitiviteten listen inneholder alle innganger 2) den assigment uttalelser skrevet for prosessen UTGANGER dekke alle mulige kombinasjoner av prosessen INPUTS

 

[barkha]

=> Følsomheten listen er et sett av signaler som er følsom. Enhver endring i verdien av signalene i sensitivitet listen vil føre til umiddelbar gjennomføring av process.If følsomheten Listen er ikke spesifisert, må man inkludere en vente uttalelse å sikre at prosessen vil stoppe. Følsomhet listen må bestå av alle signaler som leses inne i prosessen. => Synthesis er prosessen med å generere krets / gate nivå implementasjoner fra VHDL-modell "Getting Simulation Synthesis Mismatch hvis følsomheten listen ikke er gitt i prosessen ...." Synthesis verktøy ofte ignorere sensitivitet listen, men simuleringsverktøy ikke ... Hvis riktig følsomhet listen ikke er spesifisert i prosessen, vil glemt signal føre til forskjell i oppførselen til den simulerte modellen og syntetisert utforming