Hjelp: Hva er galt med min Verilog koden?

[jordan76]

Hei I det følgende verilgo kode, jeg ønsker å generere et register med en RESET terminal og en PRESET terminal. Men simuleringen viser resultatene at den ikke oppfyller mine krav. Kan noen hjelpe meg ut? Takk på forhånd! hilsen jordan76 / / definerer et register reg out_en; alltid @ (posedge clk eller negedge reset_b eller negedge preset_b) begynne hvis out_en (reset_b!)

 

[jelydonut]

synes det å se ok .. andre enn du trenger mye mer begynner og slutter .. spesielt for annet klokkes forholdene alltid @ (posedge clk eller negedge reset_b eller negedge preset_b) if (~ reset_b) out_en

 

[jelydonut]

oh .. også .. Simulering av dine sett / CLR forhold vil synes å fungere som klokker og vil bare skje på kantene .. de vil ikke simulere som en asynkron sett / CLR .. så .. hvis du hadde en din satt tilstand hevdet og en clk kom da alltid blokken vil fortsatt bli utført uavhengig av settet tilstanden ... normalt det er ikke ett problem .. men jeg har hatt den virkning meg før .. jelydonut

 

[claint]

simulering resultater bør være ok, men du bør notere tidspunktet forholdet mellom asynkron reset og preset signaler og kanten av klokken. Egentlig, foreslår jeg at du endrer asynkron forhåndsinnstilt til synkron preset.Because mange libs ikke har både asynkron reset og forhåndsinnstilte signaler.

 

[gerade]

hvis jeg ikke feil, er Verilog ikke mulig å describle en FF med RN og SN.

 

[always@smart]

[Quote = claint] simulering resultater bør være ok, men du bør notere tidspunktet forholdet mellom asynkron reset og preset signaler og kanten av klokken. Egentlig, foreslår jeg at du endrer asynkron forhåndsinnstilt til synkron preset.Because mange libs ikke har både asynkron reset og forhåndsinnstilte signaler. [/Quote] ------------------ -------------------------------------------------- ------------- Jeg er enig med claint forslag. Vennligst sjekk libs og sikre at det er en asychronous forhåndsinnstilt. eller kanskje u kan endre ur-kode på denne måten: alltid @ (posedge clk eller negedge reset_b eller negedge preset_b) begynne hvis out_en (reset_b!)

 

[jordan76]

Alle dere, Takk for din type hjelp og forslag! Egentlig Jeg trenger både et asyn RESET_B og en asyn PRESET_B for mitt tilfelle, og RESET_B har høyeste prioritet for gjennomføring. For å unngå en FF med RN og SN, omskrive jeg koden på følgende måte: reg outen_mw_temp; ledning outen_mw, alltid @ (posedge clk eller negedge preset_b) begynne hvis out_en_temp (preset_b!)

 

[z81203]

[Quote = jordan76] For å unngå en FF med RN og SN, omskrive jeg koden på følgende måte: reg outen_mw_temp; ledning outen_mw, alltid @ (posedge clk eller negedge preset_b) begynne hvis out_en_temp (preset_b!)

 

[jordan76]

[Quote = z81203] Hei, er du syntese det? dør det møte? kan du fortelle meg resultatet av syntesen? thx. [/quote] z81203 og alt, er syntesen resultatet OK. Thanks a lot! hilsen jordan76