Hjelp PLZ! FPGA klokke-skaper en klokke fra inngangen klokken

[fallingrain_83]

Hei alle Jeg ønsker å Creat en klokke fra inngangen klokke som har mindre frekvens Jeg prøvde dette, men det fungerer ikke modul (CLK, ...) inngang clk; / / koblet til C9 pin av Spartan3 XC3S200 reg [00:25 ] teller; reg CLK2, allways @ (posedge CLK) begynner telle

 

[FvM]

Hvis du fjerner den andre alltid blokken, design bør i utgangspunktet fungere som en 2 ** 26 klokke skillelinjen.

 

[fallingrain_83]

men jeg må gjøre s.th i min alltid blokkere hvis jeg fjerner at jeg må chek CLK2 med hvis og jeg har en feil med denne syntaksen: lltid @ (posedge CLK) begynner telle

 

[FvM]

Minst du må fjerne CLK2

 

[yanzixuan]

men jeg må gjøre s.th i min alltid blokkere hvis jeg fjerner at jeg må chek CLK2 med hvis og jeg har en feil med denne syntaksen: lltid @ (posedge CLK) begynner telle