hvordan å designe en lav jitter Clock for Data Converter?

[xdunicorn]

Mine data konverter er AD9863. Min ADC prøve klokke er souced fra FPGA. Prøven klokke fra FPGA er ikke rent. ADC prøve Klokken frequecy er 15Mhz.I finne at støy blir introdusert i systemet mitt. Jeg har litt problemer om Klokke. Prøven klokke kan være hentet fra FPGA? Hvis ikke, hvordan kan jeg gjøre? Mange takk.

 

[eda4you]

[Quote = xdunicorn] Mine data konverter er AD9863. Min ADC prøve klokke er souced fra FPGA. Prøven klokke fra FPGA er ikke rent. ADC prøve Klokken frequecy er 15Mhz.I finne at støy blir introdusert i systemet mitt. Jeg har litt problemer om Klokke. Prøven klokke kan være hentet fra FPGA? Hvis ikke, hvordan kan jeg gjøre? Mange takk. [/Quote] første stedet oscillator så nær konverter som du kan for å unngå EMC-kobling som også får mer jitter på clk innspill pinnene. jitter i FPGA ikke bekymre deg derfor FPGA kan være langt borte fra det krystallklare oszi, men selv ikke langt -> ellers vil du selv få mer problemer. Separate bakken og levere inn egne seg. Koble AGND og DGND på et system stjerne bakken svært nær strømforsyningen. Jeg vet ikke hva som er din Fs, men som jeg kan huske dette ADC er i stand til å ha 12 bit @ 80MSPS -> Du må derfor ha en jitter av krystall oscillator så lavt som 1ps -> noe som er defenitely svært lav! Ta en GOD krystall oscillator som sådan von Wenzel Associates har en rms jitter nedenfor 0.5ps. Håper jeg kunne hjelpe.

 

[chinara]

En annen viktig faktor du bør ta vare er kraften. Støyen overlapper makt vil legge jitter. Så legger kondensator mellom strøm og jord pin, og gjør kraften flyet og grunnplan så nær som possibl. Det blir nyttig å undertrykke støy ved å legge prectect bakken ved siden av klokken spor. Kanskje du også bør finne kilden til støy, eller det er vanskelig å undertrykke støyen helt.

 

[elcielo]

http://www.edaboard.com/viewtopic.php?t=63602&highlight =