Hvordan kan jeg få 2M CLK signal fra 19.44M Overhead signal?

P

predator

Guest
Det er min første gang vært her, så hyggelig å møte dere alle.^ _ ^

Jeg bruker nå Xilinx Spantan 2E,
Det jeg hadde i hånden er 19.44M Overhead signal (fra andre linecard)
og alt jeg trenger er å få 2M CLK signal fra den,
Hvordan kan jeg gjøre det?
Fortell meg hvordan du tenker over det.

Jeg ville appriecate din hjelpe mye hvis du kan gi ut
den Verilog koden for dette problemet.

 
Hei predator,

Velkommen deretter

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smil" border="0" />Hvor nøyaktig ønsker du ditt 2M klokke?Hvis ikke er veldig nøyaktig kan du få en 1,944 MHz klokke bare dividere med 10

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Kjølig" border="0" />Hvor mange klokker har du tilgjengelig på FPGA og hva er deres frekvenser?

Hilsen,

-maestor

 
Hvis du ikke tankene mye fase jitter, kan du dele med 10 deler av tiden og 9 andre del i det forholdet som bringer deg til den gjennomsnittlige frekvensen av 2M.

 
Takk, maestor og flatulent.

Det jeg trenger er 2.048M CLK signal å være nøyaktig.

Noen forslag?

 
Jeg tror du arbeider med STM1 prosjektet!
du må bruke en PLL å generere 2.048M fra 19.44M

hilsen

 
du arbeider i STM1 prosjektet!hvis ja, 2.048Mbps er standard hastighet på E1 strømmen

 
til hienpv:

Hvor smart du er!

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smil" border="0" />
 
Hei Predator,

Du kan lage en digital PLL i FPGA med 8K referanse inngang samt en 32.768M master klokke.Den 8K klokke kan utledes av overhead-signal.Hvis du ønsker å møte jitter kravet til ITU-T, må du doble master klokke og deretter bruke begge kanter for å låse til henvisning.

 
Hvorfor du ønsker å generere en 2.048M klokke?
Hva er din STM1 rammen bærer?E1 data?fordi du kan pakke ut E1 klokke fra data ...

Hei Davis, kunne du forklare nærmere hvordan du kan få en E1 klokke og møte jitter spesifikasjoner.bruker en 19.44MHz og A1A2 bytes?

Så predator ... må få deg noen flere klokker?

Ha det bra,
-maestor

 
The jitter er viktigere for overføring ved hjelp 19M å få 2M vil ikke oppfylle kravet om G.703.bruke extern PLL å få 2M fra 8k, som kan deles fra 19M, er den mest populære løsningen.

 
Hei Maestor,

Jitter måles som stillingen sideskudd sammenligne en ideell klokke kant.For å gjøre en PLL design møte jitter spec., Må du distribuere hver justering anledning så jevnt som mulig og minimere hver justering utlignet på samme tid.

 
Takk for svaret Davis,

Men det jeg ikke forstår ennå er måten du foreslo å predatorDu kan lage en digital PLL i FPGA med 8K referanse inngang samt en 32.768M master klokke.
Den 8K klokke kan utledes av overhead-signal.
Hvis du ønsker å møte jitter kravet til ITU-T, må du doble master klokke og deretter bruke begge kanter for å låse til henvisning.Jeg skal prøve å jobbe den ut når jeg har litt tid og gjerne forklare nærmere,

-maestor

 
Jeg anbefaler deg å vurdere inndeling forhold som kan tilbys av DLL.Jeg tror det er den mest hensiktsmessige løsningen for å få nøyaktig 2.048 klokke.

 
Davis skrev:

Hei Predator,Du kan lage en digital PLL i FPGA med 8K referanse inngang samt en 32.768M master klokke.
.
Den 8K klokke kan utledes av overhead-signal. Dersom du ønsker å møte jitter kravet til ITU-T, må du doble master klokke og deretter bruke begge kanter for å låse til henvisning.

 
Hei alle.Det er tydeligvis ingen måte utlede en ren, jitter-kompatibel 2.048MHz klokke fra en 19.44MHz klokke i det digitale domenet.Du trenger en ekstern PLL.

Men hvis du tenker på hva du trenger klokken for da kan det vise seg at du ikke trenger faktisk trenger det.For eksempel, hvis søknaden er en STM1-> E1 DEMUX (dvs.: den tar en STM1 i og sender 63 E1s ut) så finnes det andre løsninger.Det kan virke som du trenger en 2.048MHz klokke for å drive E1 LIUs, men nyere LIUs fra det liker av IDT har interne jitter Attenuators som Meen du kan klokke overføre data til dem på et raskere "gapped" klokke, og LIU tar hånd å generere den rene 2.048MHz datastrømmen."Gapping" klokken ned til en effektiv 2.048MHz datahastighet er noe som er easyily gjort i det digitale domenet, uten å ty til eksterne PLL.

Et annet scenario - om 2.048MHz klokken bare skal brukes internt i FPGA så jeg kjører det strømkretser ved 19.44MHz, men "chip-aktivere" det ned til en effektiv 2.048MHz.The "chip-aktivere" kan utledes fra en DDS, som vil gi et nøyaktig langsiktige 2.048MHz rente, men være veldig nervøs.

Men hvis du virkelig trenger å kjøre en ren 2.048MHz klokke ut av FPGA så jeg tror du trenger det eksterne PLL ...

J

 
og som svar på Davis - hvis det er allerede en 32.768MHz klokke tilgjengelig så er det ikke behov for noen DLL / PLL eller smart digital krets.Dividere med 16 (tar bare et par flip-flops) og du har din 2.048MHz klokke.Jeg antar dette søket oppstår fordi det er ingen enkel multiplum av 2.048MHz tilgjengelig i systemet ...

 
Sjekk ut denne, kan det hjelpe deg
Beklager, men du må logge inn for å vise dette vedlegget

 
Hi:
Egentlig en DPLL vil kreves for å utføre oppgaven.
Hvis du bruker FPGA eller CPLD å gjøre dykking du må være meget forsiktig på O / P jitter.

Hvis du kan akseptere den eksterne enheten, ICST, IDT og Semtech har slikt utstyr som du kan bruke.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top