hvorfor negative hold tid?

C

chintalaudaykumar

Guest
hei,
I. Lib filer av TSMC Hold tiden er i negativ, hva er årsaken?
hva betyr det?

takk på forhånd

 
Android M w wersji poglądowej został udostępniony dla użytkowników urządzeń LG Nexus 5, Motorola Nexus 6, HTC Nexus 9 i Asus Nexus Player.

Read more...
 
Hei,

Oppsettet og hold vil bli beregnet å ta klokke signal som referanse signal.Så oppsett vil være tidspunkt for ankomst av data før klokken kanten der så hold blir gang etter klokken kanten till data er stabil.I enkle ord
oppsett og hold blir (klokke kanten - data kanten).Så, i generelle tilfellet oppsett vil være positiv og hold vil bli negative.

Håper dette svar søket.

 
ns indicates that the flop's D-input must be held steady until X
ns after the launching clock-edge.

I normal (PrimeTime / Design Compiler) timing notasjon, en positiv-hold tid X
ns indikerer at floppen
er D-inngang må holdes jevn inntil X
ns etter utsetting klokke-kanten.
, then the time-reference is reversed.

Hvis hold tid er negativ-X,
så tid-referanse reverseres.

means the data-signal only needs to be held steady until -X
ns before the clock-edge.

Med andre ord-X
betyr data-signalet bare må holdes jevn til-X
ns før klokken-kanten.Dette lyder counter-intuitive, men det
er faktisk vanlig på muxed-scanflops (disse flipflops som har integrert Scan-In, Scan-Data, Scan-Out, og Scan-Aktivere porter.)

En annen måte å se på det er flipflop har ekstra 'combinational logikk' gjemt inne i cellen, mellom synlig porter (D, CK, Q), og interne state-element.Siden kombi-logikk alltid har forplantning-forsinkelse> 0, dette styrker oppsettsinstruksjonene & holde verdier som skal flyttes bort fra utsettingen klokke-kanten (CK.) Netto resultat oppsettsinstruksjonene / hold verdier flytte "left" ...

-5 -4 -3 -2 -1 0 1 2 3 4 5=4)

|-------> Hold-time ( X
= 4)

I de ovennevnte diagram, hvis hold-tiden holder flytte forbi opphav (0), slik at den ender opp på venstre side av opprinnelse, så resulterer vent-verdien er negativ.

 
En annen måte å sette det er,

at du har en konvensjonell floppen som du er vant til å se med positive hold tid.Nå har du lagt buffer på data banen med forsinkelse verdi lik hold tid.Så ved skriving av denne nye buffer, den holder tid kravet er null med hensyn til klokken kanten på floppen inngang.Ytterligere økning i forsinkelse på buffer vil gjøre hold tid kravet negative.Trekk denne buffer i floppen, og du får negative hold tid på floppen inngang.

 
Negative hold er generelt sett hvor en forsinkelse er allerede lagt inn i dataene banen
inne i floppen.

Anta floppen som støperi gir oss som biblioteket del har porter navngitt som clk-port,
Data-port.Nå behandle dette som en wrapper.Inne i denne har vi den virkelige floppen som
portene clk inn data på.Clk-porten er koblet direkte til clk-in, Data-port går
gjennom noen forsinkelse element (enten buffer eller ruting uansett) til Data-in.Så selv
dersom den faktiske floppen har hold krav om si 0.2ns, hvis dataene forsinkelse element
Verdien er 0.5ns, biblioteket gir spec som 0.3ns HOLD krav til ovennevnte
flop.Dette betyr selv om data endringer 0.3ns før clk, kan det fremdeles
latched som selve floppen vil fortsatt møte 0.2ns HOLD.(data endringer etter 0.2ns
fra clk endre).

 
I tilfelle bufferes legges i data banen holde tiden vil gå negative.Hva er nødvendigheten av å legge disse buffere i DataPath?

Har designerne mål å utforme en flopp med negative hold gang med vilje?Hva er fordelene ved negative hold tid?

Hva er det grunn til å gjøre DataPath treg ved å legge buffere under fabrikasjon hvis designere ikke vil lage en flopp med negative hold tid og hvis designere overlate charecteristics av floppen til støperi med null eller positive hold tid?

Er det alle flops i TSMC biblioteket har negative hold tid?Lagt etter 1 minutt:Hvordan kan prosessen skiftet gjøre hold tid negative?Lagt til etter 28 minutter:Set-up kan være negative teoretisk.Er det noen som har sett det satt opp tid til å være negativ i alle bibliotek?

 
En av grunnen til at buffere i data banene er å gi isolasjon b / w master og slave smekklås.Det er viktig å sikre at det ikke er omvendt bane fra q til d.En annen grunn kan være det forbedrer slew

 
Vanligvis negative hold tiden ikke er tilsiktet, men fordi DataPath forsinkelsen har økt på grunn av Scan mux på D eller annen grunn liker balansering interne forsinkelser.

 
Hi gajanans

Vi i digitale kretser bare bruker flipflop.Inne i en flipflop det master og slave latches stede.Det er ingen buffere vanligvis til stede i et flioflop for isolasjon b / w master og slave smekklås.

Hva er behovet for denne isolasjon?

Do u vil bety noen andre master-slave konfigurasjon når du skriver om isolasjon b / w master og slave smekklås.Hvordan kan u forbedre slew ved å sette buffer?

Hi rjainv

Hva er nødvendigheten av å balansere interne forsinkelser?Hvordan er de generelt balansert?Hva er baner som er balansert for interne forsinkelser?

Jeg finner negative hold tid i de fleste av bibliotekene.Utformingen av en flipflop (de er tilstede i biblioteket) for positive hold gang kan gjøres å ta vare på forsinkelser for Scan mux på D og andre årsaker som gjør at den holder tid endelig negativ.Så sannsynligvis den negative hold er tilsiktet.Trolig flops er utviklet for å gjøre hold tid negative.Hvis det ikke er tilsiktet, design av floppen kan også bli gjort for å gjøre hold tid positivt å ta seg av grunner som kan gjøre hold tid negative.Hva er kommentarer til ovennevnte tenkning?Hva er fordelene med negative hold tid.

 
Hi ASIC_intl,

Den buffere må sette til klokken banen o gjøre hold tid av skanningen FF å være positive.Området øke.I ASIC, etter klokken tre synthesised, vil det være klokken skew mellom FFs.For kort data bane forsinkelse, den holder brudd kan oppstå på grunn klokken skew.Den negative hold tid med FF kan redusere disse hold tid brudd.
Skanningen skiftet baner vanligvis holder tid violatoins banen grunnet klokken skew.

Vennlig hilsen
Jarod

 
Hei,

Isolert sett er nødvendig flops hvis det er bruk av overføring porter (pass transistorer).I slike tilfelle er det en mulighet for en motsatt bane fra slave klinke til master smekklås.

Buffere definitivt bedre slew.Si, en høy slew signal stasjoner høyere stasjonen buffer, kan vi forvente en høy strøm lading / utlading O / p cap som forbedrer slew.

 
Hei venner,
Jeg har et problem å beregne hold tid.
En flipflop har kombinasjonsboksen av forsinkelsen td i datavisningen banen og
en combo av forsinkelsen tc i døgnet banen.
Hvis dette blir en ny flopp med skriving av kombinasjonsboksen i datavisningen banen blir nye D pin og skriving av kombinasjonsboksen i døgnet banen blir ny klokke pin,
utdataene Q forblir uendret.
Hva er forholdet mellom den gamle hold tid og den nye holder tid?
Kan vi finne sammenhengen mellom de gamle oppsett tid og det nye oppsettet gangen også?

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top