intervjuspørsmål kan noen hjelpe meg

V

vlsitechnology

Guest
[Color = violet] [size = 6] Hvordan du kan øke klokkefrekvensen? Hva er multi-sykkelveier? Gi eksempel? Hva er de ulike timing-stier som bør tas vare i STA? Hva er forsinkelse modeller og forskjellen mellom dem? På hvilket grunnlag gjør u bestemme et oppsett og hold tid for en flip flop? [/Size] [/color]
 
Jeg tror pipelining kan brukes til å øke klokkefrekvensen. Det er mange flere metoder som logisk optimalisering. Ulike timing stier ville være Input å registrere, registrer til utgang, registrere deg for å registrere og inngang til utgang.
 
vi må gi både betydning, hvis ur spesifikke u må gi holde som important.because hvis u ha tak viol. venstre chip wont arbeide, hvis u har setup u kan redusere CLK frec. å arbeide.
 
Ta en titt på følgende PDF. Det forklarer Multi-sykkelveier og timing analyse.
 
Normalt er når to flip-flops koblet i kaskade, med noen kombinatoriske logikk i mellom, og hvis vi gir en inngang på en klokke kanten, forventer vi at produksjonen i neste klokke selv. I multicycle stier, ikke disse kriteriene ikke møtes. Utgangen vil bli forsinket med noen flere klokker.
 

Welcome to EDABoard.com

Sponsor

Back
Top