kan OPPGAVE brukes i synthesisable Verilog RTL koden?

[johnli100]

kan oppgaven bli brukt i synthesisable RTL koden? Hvis mulig, ville noen vennligst gi meg et eksempel. takk!

 

[wangkl]

Nei Bruk aldri at selv om den er støttet i IEEE P1364.1 / D1.6. Bruk funksjonen insteadly.

 

[echo47]

Ja, hvis kompilatoren støtter det. Her er et eksempel kopiert fra Xilinx XST Bruker Gude (en syntese verktøy for FPGA).

 modul EKSEMPEL (A, B, CIN, S, Hoff); effekt [03:00] A, B, inngang CIN; utgang [03:00] S; utgang COURT; reg [03:00] S; reg COURT; reg [01:00] S0, S1, S2, S3, oppgave ADD, inngang A, B, CIN, utdata [01:00] C; reg [01:00] C; reg S, COURT; begynne S = A ^ B ^ CIN; COURT = (A & B) | (A & CIN) | (B & CIN), C = {COURT, S}; slutten endtask alltid @ (A eller B eller CIN) begynner ADD (A [0], B [0 ], CIN, S0), ADD (A [1], B [1], S0 [1], S1), ADD (A [2], B [2], S1 [1], S2), ADD (A [3], B [3], S2 [1], S3), S = {S3 [0], S2 [0], S1 [0], S0 [0]}; COURT = S3 [1]; end endmodule

Eller trenger du å se et eksempel med en klokke? Jeg har ikke en.