Mens du gjør Synthesis som gir oss rammer for å stille?

G

gmailbond

Guest
Mens du gjør Synthesis som gir oss begrensninger for å sette og på hvilket grunnlag gir de? Og på hvilket grunnlag dømmer vi at Synthesis trinnet er over og gå videre med neste trinn?
 
For modul / blokk, kommer begrensninger fra øverste nivå requirments. For toppnivå seg selv, kommer begrensninger fra spec eller fra kundens krav. Hvis toppnivå design er hierarkiet (dvs. utforming ha mer enn ett kvartal) og du har bare toppnivå begrensninger, er det verktøy som Synopsys dc_shell som vil utlede begrensninger for den enkelte moduler / blokker. Jeg har festet Synopsys dokument på design budsjettering. Håper det vil hjelpe. Hilsen
 

Welcome to EDABoard.com

Sponsor

Back
Top