Minne Modellering i RTL bruker Verilog - hjelp som trengs

[rockskuller]

Jeg trenger å syntetisere Instruksjon og Data minnemoduler. Hvordan kan det være modellert i RTL bruker Verilog. Faktisk for behavioral minne modellering Jeg bruker reg [wordsize: 0] array_name [0: arraysize]

 

[pini_1]

Hei Dette er hva jeg gjorde for system C. Hvis det hjelper .... # Det følgende er en modell for dual port RAM. # Den leses er asynkron og skrive er synkron. # A test-benk med en generator er også inkludert. .... http://bknpk.no-ip.biz/SCdpram/SCdpram.html

 

[rockskuller]

Thanks a lot!

 

[rsqf]

Hei du kan bruke noen verktøy for å generere minnet modellering. inkludert alle formatet

 

[rockskuller]

Jeg trenger å syntetisere Instruksjon og Data minnemoduler. Hvordan kan det være modellert i RTL bruker Verilog. Faktisk for behavioral minne modellering Jeg bruker reg [wordsize: 0] array_name [0: arraysize]

 

[pini_1]

Betyr disse verktøyene generere minnemodell for system C.

 

[pini_1]

Hei Dette er hva jeg gjorde for system C. Hvis det hjelper .... # Det følgende er en modell for dual port RAM. # Den leses er asynkron og skrive er synkron. # A test-benk med en generator er også inkludert. .... http://bknpk.no-ip.biz/SCdpram/SCdpram.html

 

[rockskuller]

@ rsqf Kan du nevne de verktøyene navn?

 

[rockskuller]

Thanks a lot!

 

[rsqf]

[Quote = rockskuller] @ rsqf Kan du nevne disse verktøyene navn? [/Quote] som Artisan minne kompilator, Xilinx mempry kompilatoren.

 

[rsqf]

Hei du kan bruke noen verktøy for å generere minnet modellering. inkludert alle formatet

 

[pini_1]

Betyr disse verktøyene generere minnemodell for system C.

 

[rockskuller]

@ rsqf Kan du nevne de verktøyene navn?

 

[rsqf]

[Quote = rockskuller] @ rsqf Kan du nevne disse verktøyene navn? [/Quote] som Artisan minne kompilator, Xilinx mempry kompilatoren.