Noen problemer om SCAN Innsettingsordre, wlecome å diskutere dem

W

wjccentury

Guest
Hei, alle sammen!

Nå, jeg gjør skanning innsetting fra netlist generert av "compile-scan".Jeg opplevde noen problemer.Jeg er ikke sikker på om min forståelse.Jeg håper noen kan hjelpe meg.Takk!
For a large design(about 10,000,000 gates), how can we define the number of scan chains ?

1.
For en stor konstruksjon (ca 10.000.000 porter), hvordan kan vi definere antall skanne kjedene?

Min forståelse:

a: antall I / O som kan brukes som skanner I/O-
b:
the DFF kan ikke overskride den øvre grensen (ex.
1000 DFF) eller skanne test vektoren kan være for lang.
When scan insertion, I define the number of scan chain.

2.
Når skanningen innsetting, jeg definere antall skanne kjeden.Deretter oppretter jeg teste porter, slik som "test_si_1", "test_si_2", "test_so_1", "test_so_2" og så videre.Deretter definerer jeg skanne signaler, test_si_ # og test_so_ #, som "test_scan_in" og "test_scan_out" signal.Når jeg gjør dette trinnet.Jeg skal gi skanningen bane info.Hvordan kan jeg generere skanningen banen info?

Min forståelse:

Den synopsys kommandoen "set_scan_signal test_scan_in-port test_si_ #-kjeden chain_ #".Her må jeg gi chain_1_ # 's informasjon.Jeg vet jeg skal bruke kommandoen "set_scan_path".Men antall kjettinger kan være ca 200, jeg vet ikke hvordan definerer disse kjedene.
When I finish the scan insertion, there are so many tset ports in top module.

3.
Når jeg er ferdig med skanningen innsetting, det er så mange tset portene på toppen modulen.Jeg skal bruke en kontroll logikken som en mux å redusere antall tester porter og deretter koblet med I / O puten,
ikke sant?

Håper på svar.

Mange takk!

 
wjccentury wrote:

Hei, alle sammen!Nå, jeg gjør skanning innsetting fra netlist generert av "compile-scan".
Jeg opplevde noen problemer.
Jeg er ikke sikker på om min forståelse.
Jeg håper noen kan hjelpe meg.
Takk!For a large design(about 10,000,000 gates), how can we define the number of scan chains ?
1.
For en stor konstruksjon (ca 10.000.000 porter), hvordan kan vi definere antall skanne kjedene?Min forståelse:a: antall I / O som kan brukes som skanner I/O-

b: the DFF kan ikke overskride den øvre grensen (ex. 1000 DFF) eller skanne test vektoren kan være for lang.When scan insertion, I define the number of scan chain.
2.
Når skanningen innsetting, jeg definere antall skanne kjeden.
Deretter oppretter jeg teste porter, slik som "test_si_1", "test_si_2", "test_so_1", "test_so_2" og så videre.
Deretter definerer jeg skanne signaler, test_si_ # og test_so_ #, som "test_scan_in" og "test_scan_out" signal.
Når jeg gjør dette trinnet.
Jeg skal gi skanningen bane info.
Hvordan kan jeg generere skanningen banen info?Min forståelse:Den synopsys kommandoen "set_scan_signal test_scan_in-port test_si_ #-kjeden chain_ #".
Her må jeg gi chain_1_ # 's informasjon.
Jeg vet jeg skal bruke kommandoen "set_scan_path".
Men antall kjettinger kan være ca 200, jeg vet ikke hvordan definerer disse kjedene.When I finish the scan insertion, there are so many tset ports in top module.
3.
Når jeg er ferdig med skanningen innsetting, det er så mange tset portene på toppen modulen.
Jeg skal bruke en kontroll logikken som en mux å redusere antall tester porter og deretter koblet med I / O puten, ikke sant?Håper på svar.Mange takk!
 
1.
For en stor konstruksjon (ca 10.000.000 porter), hvordan kan vi definere antall skanne kjedene?Min forståelse:a: antall I / O som kan brukes som skanner I/O-b:

the DFF kan ikke overskride den øvre grensen (ex.

1000 DFF) eller skanne test vektoren kan være for lang.Hva u sier er riktig.
For store design, bruk som mer skann kjeder som u kan.
Hvis det ikke er nok porter, og hver skanning kjeden inneholder mer enn 2000 DFFs,
Kanskje u kan tenke delvis scan.2.
Når skanningen innsetting, jeg definere antall skanne kjeden.
Deretter oppretter jeg teste porter, slik som "test_si_1", "test_si_2", "test_so_1", "test_so_2" og så videre.
Deretter definerer jeg skanne signaler, test_si_ # og test_so_ #, som "test_scan_in" og "test_scan_out" signal.
Når jeg gjør dette trinnet.
Jeg skal gi skanningen bane info.
Hvordan kan jeg generere skanningen banen info?Min forståelse:Den synopsys kommandoen "set_scan_signal test_scan_in-port test_si_ #-kjeden chain_ #".
Her må jeg gi chain_1_ # 's informasjon.
Jeg vet jeg skal bruke kommandoen "set_scan_path".
Men antall kjettinger kan være ca 200, jeg vet ikke hvordan definerer disse kjedene.Egentlig u bare kunne ignorere "-kjeden" alternativet hvis ur ikke bryr seg om hvilke DFF er der skanningen kjeden.Bare bruk: "set_scan_signal test_scan_in-port test_si_ #" er OK.3.
Når jeg er ferdig med skanningen innsetting, det er så mange tset portene på toppen modulen.
Jeg skal bruke en kontroll logikken som en mux å redusere antall tester porter og deretter koblet med I / O puten,

ikke sant?Hvis u definere scan signal korrekt, bør det ikke være noen ekstra test port.
Scan Klokke: create_test_clock
Skann inn / ut: set_scan_signal test_scan_in / test_scan_out
Scan Enable: set_scan_signal test_scan_enable
Hvis ur med "AutoFix"
Test Mode: set_dft_signal
Tilbakestill: set_signal_type & set_dft_signal

Sjekk manualen for flere detaljer om kommandoene ovenfor.

Håper dette hjelper.

 
Med 10 mil porter, jeg antar at du har noe sted mellom 250k-500k flip-flops.
Forutsatt 500k FFs trenger du 500 skanning kjettinger til å redusere den til 1000 FF per kjede,
noe som betyr at du trenger 1000 skanne I / Os!

Faktisk antall skanne kjeder velges avhenger av mange faktorer, de viktigste som er:
1.Antallet tilgjengelige inn-og utgang portene på brikken som kan brukes som skanner I / O.
2.Målet spiste utstyr konfigurasjon, hvor mange skanne kjeder kan støtte, og minnet dybde bak hver skanning pin.
3.Den totale test tid budsjett per chip.

Hvis du har stort antall I / Os som kan brukes for skanning, og du har nok testingsverktøyet kanaler for å imøtekomme disse I / Os, bør du maksimere antall skanne kjettinger for å gi deg den korteste test tid.

Men hvis du er begrenset i enten antall chip I / Os eller antall tester kanaler, kan du prøve å bruke en av skanningen komprimering metoder availble gjennom ulike verktøy leverandører,
f.eks Synopsys Adaptive Scan, Mentor TestKompress, Cadence OpMISR eller SynTest Virtual Scan.Hver av disse metodene vil gi deg full scan tilgang med redusert kjeden lengde og bruker et mindre antall I / Os.

Gi meg beskjed hvis du ønsker mer info om skanning komprimering teknikker.De kommersielle verktøy vil kreve en egen lisens som kan bli dyrt om.

 
i kommersiell bruk Mentor verktøyet kan støtte skanne innsetting og teste komprimering.

takk,
cheelgo

 
Takk.Vi har en test komprimere verktøyet (I House).
Jeg er en nybegynner.Mange ting er rart med meg.

dr_dft wrote:

Med 10 mil porter, jeg antar at du har noe sted mellom 250k-500k flip-flops.

Forutsatt 500k FFs trenger du 500 skanning kjettinger til å redusere den til 1000 FF per kjede, noe som betyr at du trenger 1000 skanne I / Os!Faktisk antall skanne kjeder velges avhenger av mange faktorer, de viktigste som er:

1.
Antallet tilgjengelige inn-og utgang portene på brikken som kan brukes som skanner I / O.

2.
Målet spiste utstyr konfigurasjon, hvor mange skanne kjeder kan støtte, og minnet dybde bak hver skanning pin.

3.
Den totale test tid budsjett per chip.Hvis du har stort antall I / Os som kan brukes for skanning, og du har nok testingsverktøyet kanaler for å imøtekomme disse I / Os, bør du maksimere antall skanne kjettinger for å gi deg den korteste test tid.Men hvis du er begrenset i enten antall chip I / Os eller antall tester kanaler, kan du prøve å bruke en av skanningen komprimering metoder availble gjennom ulike verktøy leverandører, f.eks Synopsys Adaptive Scan, Mentor TestKompress, Cadence OpMISR eller SynTest Virtual Scan.
Hver av disse metodene vil gi deg full scan tilgang med redusert kjeden lengde og bruker et mindre antall I / Os.Gi meg beskjed hvis du ønsker mer info om skanning komprimering teknikker.
De kommersielle verktøy vil kreve en egen lisens som kan bli dyrt om.
 
Er det noen kan forklare sammenhengen mellom BSD og Scan-kjeden i synopys tools.Is det bedre hvis vi multiplex skanningen kjeder til JTAG-porter, slik at vi kan bruke bare ett par av pads for alle kjedene? Er dette akseptabelt for testere og spiste utstyr

 
dr_dft wrote:Gi meg beskjed hvis du ønsker mer info om skanning komprimering teknikker.
De kommersielle verktøy vil kreve en egen lisens som kan bli dyrt om.
 
Synopsys Adaptive scan er basert på Illinois skanne der hver skanning skriving fans ut til flere interne skanne kjeden innganger.På utdataene side, det er X-kompakt fra Intel, der flere interne scan chain utganger er XOR sammen for å få en enkel skanning output port.
Problemet med Illinois skanning er når 2 interne kjedene deler samme skanne skriving, mønstrene de får er samkjørt, som kan føre til lavere dekning om de deler samme membran av logikk.
Slik fjerner du denne koplingen effekt, Adaptive scan bruker noen skanne inn portene som "fanout" velger nåler, så disse velger pins endringer som to eller flere kjeder har samme skanner inngang.

Du kan lese mer her:
http://www.synopsys.com/news/pubs/compiler/art2_scansynthe-may05.html?NLC-compiler&Link=May05_Issue_Art2

 
Hei,
Normalt vil jeg begynne å skanne innsetting fra netlist generert av "compile-scan".Nå vil jeg vite om netlist generert av "kompilere" ikke "samle-scan" hva spesiell oppmerksomhet skal betales?
Takk!

dr_dft wrote:

Med 10 mil porter, jeg antar at du har noe sted mellom 250k-500k flip-flops.

Forutsatt 500k FFs trenger du 500 skanning kjettinger til å redusere den til 1000 FF per kjede, noe som betyr at du trenger 1000 skanne I / Os!Faktisk antall skanne kjeder velges avhenger av mange faktorer, de viktigste som er:

1.
Antallet tilgjengelige inn-og utgang portene på brikken som kan brukes som skanner I / O.

2.
Målet spiste utstyr konfigurasjon, hvor mange skanne kjeder kan støtte, og minnet dybde bak hver skanning pin.

3.
Den totale test tid budsjett per chip.Hvis du har stort antall I / Os som kan brukes for skanning, og du har nok testingsverktøyet kanaler for å imøtekomme disse I / Os, bør du maksimere antall skanne kjettinger for å gi deg den korteste test tid.Men hvis du er begrenset i enten antall chip I / Os eller antall tester kanaler, kan du prøve å bruke en av skanningen komprimering metoder availble gjennom ulike verktøy leverandører, f.eks Synopsys Adaptive Scan, Mentor TestKompress, Cadence OpMISR eller SynTest Virtual Scan.
Hver av disse metodene vil gi deg full scan tilgang med redusert kjeden lengde og bruker et mindre antall I / Os.Gi meg beskjed hvis du ønsker mer info om skanning komprimering teknikker.
De kommersielle verktøy vil kreve en egen lisens som kan bli dyrt om.
 
Sitat:Normalt vil jeg begynne å skanne innsetting fra netlist generert av "compile-scan".
Nå vil jeg vite om netlist generert av "kompilere" ikke "samle-scan" hva spesiell oppmerksomhet skal betales?

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top