Problem med post-translate simulering i Modelsim 5.8

A

asmer

Guest
Jeg bruker Xilinx er ise6.2 og modelsim5.8, jeg har allerede kompli xilinx'libs for modelsim, men når jeg simulere en design i POST-translate-SIMU, den dosen ikke arbeid! hvorfor? : Cry:
 
kanskje, legger du testbench over utformingen fila. du kan plassere testbench under utforming filen og prøv igjen. god heldig
 
Du må også kartet bibliotekene i modelsim til stedet der de eksisterer ved å bruke 'vmap.' Med mindre du kart bibliotekene, vil både simprim og unisim ikke fungere i noen reell simulering utover atferdsmessige. Delay (Forsinket av teknologi)
 

Welcome to EDABoard.com

Sponsor

Back
Top