Problemet ekstra kostnader pumpe

Z

zhenywu

Guest
Jeg har et puslespill når jeg designe en PLL. Hvordan design jeg strømninger ekstra kostnader pumpe? Kan vi bruke formler til å beregne dem eller bare anslå dem? TAKK
 
Du trenger å vite kn og kp av transistorer. Fra kn og kp, beregne W og L for transistorer i henhold til strømmen som kreves for kostnader pumpen.
 
[Quote = yeechyan] Du trenger å vite kn og kp av transistorer. Fra kn og kp, beregne W og L for transistorer i henhold til strømmen som kreves for kostnader pumpen. [/Quote] Takk, men jeg mener hvordan man skal bestemme strømmen som kreves for kostnader pumpen.
 
Vel, dette avhenger blant annet av hva sløyfe gain du ønsker. Jo større strøm du bruker jo større kondensatorer som trengs for loopen filter. Så hvis du har tenkt å integrere løkken filter på chip gå for små strømmer. Men ofte større strøm er bedre for å undertrykke støy og sporer (vel større støy kan være en sideeffect av til store motstander i loop filter kombinert med en høy kvco!). Du kan få et godt inntrykk av mulighetene ved å spille med variablene i den gratis program ADIsimpll (fra analoge enheter). Her kan du også kontrollere den enkelte støy bidragene, båndbredde etc. Du kan finne noen av formlene (hvis du insisterer) i Deans Book (go Google).
 
Ip regnes fra systemet nivået utformingen av PLL, så u må først legge de nødvendige specs (settling tid, spurs, fase støy, ..) og så prøve en initial verdi for CP dagens, deretter simulere. Hvis denne aktuelle møtte specs, så det er OK. Hvis ikke prøv å endre det og simulere igjen. U kan bruke MATLAB for systemet nivådesign
 
ωn = squareroot {(1 / N) * (Kvco * IP) / (2 * pi * C2)} Derfor firedobling CP strøm vil doble sløyfe båndbredde. Hvis C2 (hoved kondensator) er utenfor chip, kan det være store, og du trenger en Ip som er stor. Hvis C2 er på chip, så max verdi er ca 1nF. og som vil bestemme IP. Diskusjonen forutsetter at Kvco er ensartet over CP spenningsområde. Prøv Eagleware er = PLL = program eller bruke pllLib i Cadence å simulere dine PLL.
 
Hei prøv å laste ned [ PLL Basics-Loop filter Design ] for Fujitsu Microelectronics, Inc. tror jeg det vil hjelpe deg når du prøver å holdt systemet ditt, og tror jeg at du bør huske på at utformingen problemet er i vanlig full av trade-off oss forsøke så første til å finne Specs og begynne å optimalisere desgin for ditt bruksområde. f.eks; (spur nivå, støy og settling tid som er avhengig Loop filteret BW og Ip, Ko ...) de er alle knyttet til hverandre, så jeg tror at denne artikkelen vil hjelpe deg å rampen opp i systemet nivå utforming prøve å følge den, hvis u didnot finne den fortelle meg og jeg vil laste det opp til deg, og prøve å skrive en Matlab kode det vil hjelpe u å få fart på design tid. hilsen Mohamed Mohsen
 
[Quote = layes2] hvis jeg bruker cap = 100p jeg ville begynne med ICP = 20ua [/quote] Hva er sammenhengen? kan u avklare
 
Du må starte vite at fc bue ditt må være mindre enn 1 / 10 referansen frekvens. Så det er en sammenheng mellom denne fc av løkke og wn av løkken din (det er ikke det samme, er det siste den wn oppnådd i nevneren av Laplace-funksjon). Med wn bruke formelen gitt for uncle_urfi å få IP.
 

Welcome to EDABoard.com

Sponsor

Back
Top