Spørsmål om den renne av en FET i denne utformingen

[MSRA]

jeg har et spørsmål å spørre 1) antar jeg krets av MOSFET der avløpet er koblet til 10v kilde med en aktuell kilde i mellom det, avløp og porten er shorted.then y ikke 10v ville dukke opp ved gate (eller kilden) , husker renne av denne FET er koblet til en annen renne av en annen Fet. plz løse dette problemet med mine.

 

[amriths04]

Kan du skissere en grov diagram av kretsen din ..

 

[MSRA]

sjekk Attachement

 

[amriths04]

hi ... som per krets du har tegnet, er det ingen kortslutning mellom avløp og gate som du hadde nevnt. så det er ingen midler som denne kretsen kunne fungere som et speil fordi vi aldri kan si om FET er virkelig i metning. (Og jeg kunne ikke finne ut hvorfor du hadde sammenhengende thedrains?). i tilfelle du hadde koblet avløpet til gate av en av FET så kan du anta at spenningsfallet over finite utgang motstand av den aktuelle kilden og dermed de samme 10 volt ikke kan merkes ved portene. Jeg håper jeg akkurat med mine argumenter. hvis ikke noen vennligst rette meg.

 

[MSRA]

beklager den originale kretsen er dette. plz forklare dette.

 

[diemilio]

Husk at dagens kilden ville alltid ha et spenningsfall, slik at avløpet spenningen ville være 10 V minus spenningen forbrukes av kilden. bye bye diemilio

 

[amriths04]

det er en cascode aktuell speil / kilde. nei det wont fordi enkelte spenning vil bli droppet på tvers av finite utgang motstand av den aktuelle kilden som du har koblet til avløpet av den første FET.

 

[maharshi_qis]

hei .. fra kretsen u trukket, dens klart at det wont Actas curr speil .. y bcoz curr speilet har en FET som diode koblet (g, D kortsluttet) slik at det alwz opererer i metning .. så det stasjoner strøm og produserer Noen VGS som vil b brukt til andre FET og det også driver samme curr.

 

[dhasmana]

dette ckt wont fungere som en aktuell speil fordi VGS av de to øverste NFETS ikke Cann være nødvendigvis den samme.

 

[dkace]

Vg = Vd det betyr at betyr at MOSFET er alltid jobber med metning. så jeg = k / 2 (Vgs-Vt) ^ 2 Ved å bruke denne konfigurasjonen du bare holde MOSFET åpent hele tiden og du har en nesten jevn strøm passerer gjennom den. Det fungerer som en aktiv last (motstand). Vi bruker denne topologi fordi: 1. Er mer kompakt layout design enn å bruke en faktisk motstand enhet. 2. Du kan spenningen kontrollere produksjonen av motstanden din. Jeg tror det dekker alt. D.

 

[sonal]

P-kanalen N-kanal JFET MOSFET ENH MOSFET dep