Spørsmål om PLL jitter

L

leonwang

Guest
Unnskyld meg, hvordan å simulere jitter til en designet PLL? BTW, bruker jeg tråkkfrekvens verktøy. Og hvordan å redusere jitter? Er det noen optimaliseringer? Mange takk.
 
Høy orden filter og god VCO kan bidra til å forbedre jitter.
 
høyere gain kan forbedre ytelsen, men jitter av input spiller mer hvis inngangen er ikke ren, kan du referere til noen papirer av Gray eller Lee
 
Du trenger å plotte med simulering din overføring fasen gain ratio, (ut / i fase gevinst) og nå kan du optimalisere LPF for ditt behov (som er minst mulig jitter) antar jeg at din simulering er i fase domene. Hvis jitter fortsatt ikke godt enn vurdere støy i VCO / STRØM / layout.
 
FFT + eye diagram forsiktig => Oppsett, Oppsett og Oppsett
 
Hei, Valg av VCO også nødvendig. Det er få VCO er som er bedre enn andre for spesielle program. Den spole spiller en veldig stor rolle. Hvis du bruker belaste pumpe, må du også ta vare på referansen frekvens generator. BR M
 
Takker dere alle. 1. Jeg bruker verktøy av tråkkfrekvens. Vennligst fortell meg hvordan å simulere jitter med det. Hvis eye diagram, er nøyaktigheten ikke er tilfredsstillende? Hvis FFT, fortell meg hvordan å bære med det. 2. Jeg designet VCO med ring OSC. Så er det noen design dyktighet til lav jitter fra VCO? 3. Inntil nå, gjorde jeg noe å gjøre stige og falle tiden av signal fra digitale delen lik, dagens match, osv. Hva skal jeg gjøre ellers? Takk igjen.
 
bruk spøkelset og legge til en VDC med ac steg POS-divider må retimed
 
Du kan analysere den fasen støy av VCO. Bruke en lydløs VCO å analysere fasen støy gulvet forårsaket av lade pumpe og dectector bruker spekter.
 
Hvordan simulere fase støy av VCO? Bruk Hspice eller matlab? Enhver har noen Matlab M-fil eller Simulink fil på dette temaet?
 
Hvordan å generere fase støy og omforme den til jiter? Bruk Hspice eller matlab?
 
Hvis du ønsker å simulere PLL jitter, prøv å legge til inductors i din makt og jord for å simulere markeringsrammen ledningen deretter observere styrespenningen variasjon.
 
hallo huanchou, burde det gi meg jitter sannsynligvis forårsaket av emballasje etc.ok thats fine.suppose jeg har en 10mv variasjon i form av ringvirkninger i styrespenningen av vco.is det rett i form av en frekvens spesifisering av jitter som min jitter er = 10e-3 * (gevinst på VCO) / (2 * pi). deretter hvordan å konvertere dette til et fast klokkeslett. hilsen amarnath
 
kan du finne informasjon om jitter måling fra h ** p: / / konstruktører-guide.com. Her er en lenke for jitter måling. h ** p: / / www.edaboard.com/ftopic78882.html
 
Jeg har lest i de fleste aviser i IEEE at pfd er ikke et stort cource av jitter.but Dont u tror at hvis iam bruker ad flip flop arkitektur med minimal forsinkelse si 12ps for å sterkt redusere min døde-zone.then pulsene generert av pfd når låsen tilstand vil føre til en krusning i styrespenningen som fører til frekvens jitter, selv om jeg kan bruke en low-pass filter for å filtrere det meste av det, hvis jeg har en metode for å eliminere krusning på styrespenningen etter lås, vil det ikke redusere min frekvens jitter og også det bør minimere fase støy av VCO siden fase støy vil bli påvirket av eventuelle krusning på kontroll voltage.please fortelle meg om disse tingene er riktige. hilsen amarnath
 
hei, er amarnath, PFD hovedsakelig kurset av hva SPE av PLL? Jeg har også en stor ringvirkninger når min PLL er låst, og ripple er ikke decresed whit tiden gå, hva er hovedgrunnen til dette jitter? bør jeg bruke en lav pass filter for å decrese dette krusning, fikk ringvirkninger en timepieriod av 2us se foem kontroll votage av VCO
 
hva er ur referanse frekvens sjekke krusningene det kan være fra referanser spurs khouly
 
[Quote = jerryhuang] hei, er amarnath, PFD hovedsakelig kurset av hva SPE av PLL? Jeg har også en stor ringvirkninger når min PLL er låst, og ripple er ikke decresed whit tiden gå, hva er hovedgrunnen til dette jitter? Bør Jeg bruker en low-pass filter for å decrese dette krusning, fikk ringvirkninger en timepieriod av 2us se foem kontroll votage av VCO [/quote] ja ur rett til en extent.when u simulere ur PLL uten å utsette det til harde på chip miljøet , så u kan synes dette er den eneste reason.the krusning i kontroll kan minimeres til et godt grad ved å øke verdien av kapasitans, som er i serie med ur motstand (IAM snakker om filteret brukes til lade pumpetype PLL ). men det er igjen et kompromiss når u gjør dette fordi ur redusere sløyfe båndbredde, noe som vil påvirke din låse time.so en bedre ting å gjøre er å bruke en annen type en pfd som ikke vil ut reset pulser selv etter lås. hilsen amarnath
 
takk, amarnath, min PLL er en kostnad pumpe slags PLL, er mitt problem da min PLL er låst, se fra kontroll votage av VCO, vil du se en stor og lav frequence (om 120khz) rippel, og votage ringvirkninger fikk en ampiltude så stor som 2mv, slik utgang frequnce av VCO har en stor avledning som 200KHz fra transportør frequence. [Size 2 =] [color = # 999999] Lagt etter 4 minutter: [/color] [/size] min VCO gain om 50MHz / v, slik at 2mv rippel er ikke aceptable, men dette lave frequnce kan ikke descresed med en lavpassfilter, becase dette vil trenge en lav båndbredde, lav norsk filter, kan det bli virkelighet? så jeg ønsker å vite hva som er den viktigste årsaken til den slags ringvirkninger [size 2 =] [color = # 999999] Lagt etter 14 minutter: [/color] [/size] 2 khouly det PLL er en brøk PLL, så min referanse frequence er 20Mhz, er mellomrommet 300Khz, så er det en brøk anspore? [Size = 2] [color = # 999999] Lagt etter 6 minutter: [/color] [/size] Dette er en krusning seee fra contral votage av VCO, ikke spur se fra VCO-utgang frequence, så jeg tror det er ikke referanse anspore
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top