trenger hjelp fra VHDL utvikler?

S

senthilkumar

Guest
Hai. Jeg skriver koden som dette library IEEE; bruk IEEE.STD_LOGIC_1164.ALL, bruk IEEE.STD_LOGIC_ARITH.ALL, bruk IEEE.STD_LOGIC_UNSIGNED.ALL, - uncomment følgende linjer å bruke erklæringer som - forutsatt for forekomster Xilinx primitive komponenter . - Bibliotek UNISIM; - bruk UNISIM.VComponents.all; enhet vga er Port (clk_raw: i std_logic; Vsync: out std_logic; Hsynk: out std_logic; r: ut std_logic_vector (1 downto 0), g: ut std_logic_vector (1 downto 0); b: ut std_logic_vector (1 downto 0)); end vga, arkitektur Behavioral av vga er konstant CounterXMax: INTEGER: = 767; - konstant CounterYMax: INTEGER: = 31; signal clk_div: std_logic_vector (1 downto 0) ; signal CLK: std_logic; signal CounterX: std_logic_vector (9 downto 0); signal CounterY: std_logic_vector (9 downto 0); signal vga_HS: std_logic; signal vga_VS: std_logic; begynner prosess (clk_raw) begynne if (clk_raw 'event og clk_raw = '1 ') da clk_div
 
u vil generere tidspunktet for VGA, ikke sant? Jeg har skrevet en som ligner på Urs, i henhold til ITU-RBT 601, og jeg bruker quartusii. Jeg kunne ikke forstå ur kode. u kunne skrive meg, og vi kan diskutere det
 
noen funcation ikke er tilgjengelig, kan du ref IEEE bibliotek
 
hvilke linjer er 78 og 79? Husk at folk er late og ønsker ikke å hafta søke .. jelydonut
 
prøver å bruke hvis-klausul i stedet to_bit () f.eks: hvis dirigent VGA
 
Konverteringen funksjon to_bit () i std_logic_1164 pakken kan ikke gjelde for boolean typen operand. Du kan overbelaste det å gjennomføre det du ønsker.
 
[Quote = senthilkumar] Hai. signal vga_HS: std_logic; signal vga_VS: std_logic; vga_HS
 
Hai. Jeg skriver koden som dette library IEEE; bruk IEEE.STD_LOGIC_1164.ALL, bruk IEEE.STD_LOGIC_ARITH.ALL, bruk IEEE.STD_LOGIC_UNSIGNED.ALL, - uncomment følgende linjer å bruke erklæringer som - forutsatt for forekomster Xilinx primitive komponenter . - Bibliotek UNISIM; - bruk UNISIM.VComponents.all; enhet vga er Port (clk_raw: i std_logic; Vsync: out std_logic; Hsynk: out std_logic; r: ut std_logic_vector (1 downto 0), g: ut std_logic_vector (1 downto 0); b: ut std_logic_vector (1 downto 0)); end vga, arkitektur Behavioral av vga er konstant CounterXMax: INTEGER: = 767; - konstant CounterYMax: INTEGER: = 31; signal clk_div: std_logic_vector (1 downto 0) ; signal CLK: std_logic; signal CounterX: std_logic_vector (9 downto 0); signal CounterY: std_logic_vector (9 downto 0); signal vga_HS: std_logic; signal vga_VS: std_logic; begynner prosess (clk_raw) begynne if (clk_raw 'event og clk_raw = '1 ') da clk_div
 
u vil generere tidspunktet for VGA, ikke sant? Jeg har skrevet en som ligner på Urs, i henhold til ITU-RBT 601, og jeg bruker quartusii. Jeg kunne ikke forstå ur kode. u kunne skrive meg, og vi kan diskutere det
 
noen funcation ikke er tilgjengelig, kan du ref IEEE bibliotek
 
hvilke linjer er 78 og 79? Husk at folk er late og ønsker ikke å hafta søke .. jelydonut
 
prøver å bruke hvis-klausul i stedet to_bit () f.eks: hvis dirigent VGA
 
Konverteringen funksjon to_bit () i std_logic_1164 pakken kan ikke gjelde for boolean typen operand. Du kan overbelaste det å gjennomføre det du ønsker.
 
[Quote = senthilkumar] Hai. signal vga_HS: std_logic; signal vga_VS: std_logic; vga_HS
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top