Verilog er heltall og reg?

[davyzhu]

Hei, hørte jeg at Verilog har heltall type. Noen sa heltall kan være undertegnet eller usignerte. Hvordan erklære signert heltall? Og hva er forskjellen med heltall og reg signert [31:0] (2-komplement)? Eventuelle forslag vil bli verdsatt! Beste hilsen, Davy

 

[eda_wiz]

Jeg antar cannt du spesifikt erklære signerte eller usignerte heltall som i C-språk. Verdien vil bli lagret som undertegnes når du erklærer heltall. det er ingen forskjell mellom reg [31:0] og heltall for syntese.

 

[yuenkit]

heltall er signert 32 bit. forskjellen mellom signerte reg 32 bit og heltall ... Jeg ble fortalt at for heltall, dersom verdien nå maksimal, f.eks 32'h7FFF_FFFF, uansett hvilken verdi u legge på, vil verdien forbli som 32'h7FFF_FFFF. men for signerte reg, hvis u legg 1 for 32'h7FFF_FFFF, vil verdien gå til 32'h0000_0000. Jeg har ikke tid til å verifisere det. Fortell meg hvis du har verifisert at

 

[maxsnail]

heltall vil rulle til 0 når overflow, samme som reg, kan den brukes i sammenligne uttrykk, som (i

 

[Thomson]

[Quote = davyzhu] Hei alle, hørte jeg at Verilog har heltall type. Noen sa heltall kan være undertegnet eller usignerte. Hvordan erklære signert heltall? Og hva er forskjellen med heltall og reg signert [31:0] (2-komplement)? Eventuelle forslag vil bli verdsatt! Best regards, Davy [/quote] Vennligst se Verilog-2001 spec. Thomson