Verilog RTL håndtering interrupt trig n interruprt klart samtidig som trengs?

[wls]

Hallo. Jeg skriver en tidtaker teller med APB-grensesnitt (slave). Ved hver overflow telle eller innspill fange signal er en puls trigger generert. Avbruddet aktiver registrere, interrrupt registrere og klare avbryte registrer bor på APB slave side? Hvis den klare register er satt (1), er interrupt tydelig og klart, er auto klar. Hvordan skriver jeg et Verilog rtl å håndtere samtidige avbruddsignal og tydelig signal, hvis begge utløse samme tid. Kan noen gi eksempel på RTL kode håndtering klare interrupt og avbryter samtidig. Lang tid, det gjorde jeg ikke skrive Verilog, mest glemte. Verdsett hjelp ..... Hilsen.

 

[ravurig]

I RTL, meningsmåling for Interrupt status det. Hvis satt klare avbryte. Hvis du bruker "arm" easy testbench, modifisere C-kode for å legge til en ISR rutine.

 

[wls]

Hallo. Jeg skriver Verilog testbench å teste den? Trenger vi å vurdere forrige interrupt og neste avbryte? La oss si klart og int utløse skje samtidig. Den klare skal klare den forrige interrupt og samtidig int trigger er satt av den nåværende interrupt? Gjøre u ha sample Verilog koden? Jeg vedlagt pdf av int n klar logikk muligheter. int trigonometrisk settes når int er oppdaget, så mulighetene er det er satt av tidligere int. Derfor klart bør cear den forrige og int trig kan settes av nye int. Når klart, fjerner int trig, vil det auto klart. Håper kan gi eksempel? Thx.