to klokke, hvordan finne ut hvilken frekvens er høyere?

[littlefield]

to klokke, en er clocka, den andre er clockb Jeg kjenner ikke frekvensen av dem hvis hyppigheten av clocka er høyere enn clockb er utgang '1 'hvordan man implementerer den i Verilog?

 

[Old Nick]

telle stigende kantene på hver klokke. Først å nå en forhåndsinnstilt teller er høyeste frekvens. Det kan være andre måter, men det bør fungere, og hvis du vet det grunnleggende om Verilog det skal være enkelt å kode.

 

[littlefield]

er å registrere utgang eller kombinasjon utgang? hvis registrere utgang, noe som klokke bør jeg velge? hvis kombinasjonen utgang, har det glitch

 

[lordsathish]

Hi ... tror min løsning kan være enkel ... har en n-bit teller for begge klokkene ... start begge tellerne samtidig ... når overflow inntreffer i ett av telleren nullstille begge tellerne ... den colck som fører til overflow er den raskeste ... dette overflow kunne brukes til å sette en flip-flop slik at jo raskere klokke blir kjent før en annen overflow oppstår ...

 

[master_picengineer]

Fin idé lordsathish, men ikke du tror ths løsningen er mye areal tidkrevende løsning?

 

[lordsathish]

[Quote = master_picengineer] Nice idé lordsathish, men ikke du tror ths løsningen er mye areal tidkrevende løsning? [/Quote] er det en bedre måte som forbruker mindre areal ...?

 

[ftfs2002]

den enkleste metode er bruk av fase detektoren

 

[laststep]

skape 2 mot, la telleren telle til ti (eller noen tall, men må større enn 2 fordi 2 klokke ikke kan triger samtidig) og deretter sammenligne de to tellere produksjonen verdi å finne ut hvilken en er større. if (clka'event og clka = 1) så cntra